JPH0210516B2 - - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、ランダム・アクセス読取／書込メモ
リ・システムに係わり、更に具体的に言えば、読
取のための書良された支持回路を有する多重読
取／書込システムに係わる。

［従来技術］ 局所メモリとして高速レジスタを必要とするも
のもある、一部のマイクロ・プロセツサに於て
は、各レジスタが書込のために多重データ入力ポ
ートから個別にアドレス可能でありそして読取の
ために多重データ出力ポートへ個別にアドレス可
能であることが望ましい。上記レジスタに置ける
データは、どのデータ入力ポートに於てもアドレ
ス可能であり、どのデータ出力ポートに於ても読
取可能である。そのような多重ポート装置は、例
えば、独立した読取及び書込アドレス指定を用い
て配置された、３ビツト・メモリ構成より成る。
従つて、書込に於て、各構成の同一アドレス位置
に同一の情報が書込まれ、それから順次書込にお
いて、異なるポート・アドレス中に並列に、各構
成の同一アドレス位置に同一の情報が書込まれ
て、上記３つの構成は各々、同一アドレス位置に
同一の情報を含む。３つの異なる位置即ち３つの
異なるアドレスに置ける３つの構成の同時読取に
おいては、３つの異なる出力ポートの各々におい
て３つの異なるワードが読取られる。情報をマー
ジして即ち組合せて、それを単一の構成から読取
ろうとすると、問題が生じる。そのような配置を
用いた場合に置ける問題の１つは、３つの全ての
読取ヘツドが同時に同一セルからデータを読取ろ
うとすることを禁止する制限がないことである。
同時読取のために或るセルは相当により大きくな
ければならないので、セル寸法及びアレイ寸法が
２倍又は３倍になる。従つて、多重読取を用いて
各ポートにセルのデータを送るときに単一のセル
に於ける多重読取を防ぐ満足すべき方法が従来存
在しなかつたため、そのような多重ポート回路は
これまで一般的に用いられていない。

米国特許第38969417号明細書は、入力書込リン
グ・カウンタ及び入力読取リング・カウンタの回
転位置を比較して、一致信号が生じたときに、入
力書込リング・カウンタが禁止されるようにする
比較回路とともに複数のシフト・レジスタが配置
されている装置を開示している。

米国特許第4183095号明細書は、メモリ・シス
テムの動作モードを制御するために比較回路を用
いることにより、順次にデータを選択されたメモ
リ素子から読取りそして該素子へ書込む、高密度
のメモリ・システムを開示している。従つて、読
取及び書込のモードは、クロツク導体上の信号を
比較することによつて選択される。

米国特許第4078261号明細書は、書込サイクル
の間、読取回路が禁止されるシステムを開示して
いる。

［発明の目的及び概要］ 本発明は、多重読取を防ぐために、アドレスの
一致が生じたときに、アレイのワード・デコーダ
中の選択されたワード・デコーダを禁止して、選
択されたより上位の読取ヘツドがより上位のビツ
ト線の出力データを読取らずに、禁止されていな
いワード・デコーダと同じアドレスを有する最下
位ビツト線を読取る又はコピーするようにさせ
る、メモリ・アレイのための改良された支持回路
を提供する。

本発明の目的は、任意の寸法のシステムに拡張
可能である、より良好な電力性能及びより小さい
寸法を可能にする、多重ポート・メモリ・システ
ムのための禁止及びコピー回路を提供することで
ある。

［実施例］ 一部のマイクロ・プロセツサは、多重ポート・
レジスタ・スタツクを有し、それららのマイク
ロ・プロセツサの或るものは、局所メモリとして
16個の高速レジスタを必要とする。各レジスタ
は、32ビツト・プロセツサの場合、少なくとも32
ビツトの長さを有する必要があり、パリテイを要
する場合には、それよりも長くなる。従つて、上
記レジスタ・スタツクは、各々32ビツトより成る
16個のワードを有する、512ビツトの静的メモリ
として考えられ、各読取又は書込は32ビツト幅の
ワード単位で行なわれる。

本明細書に於ける用語“多重ポート”とは、各
レジスタが、書込の場合には多重データ入力ポー
トから個別にアドレス可能でなければならず、読
取の場合には多重データ出力ポートへ個別にアド
レス可能でなけれまばならないことを意味する。
用語“ポート”とは、所与のレジスタ（又はレジ
スタ中のビツト）がどのポートからもアドレスさ
れ得る径路の数を言う。

多重ポート・レジスタ・スタツクの動作をより
明確に示すために、３つの読取を要する多重ポー
ト・レジスタ・スタツクの実施例について考察す
る。独立した読取及び書込のアドレス指定を用い
た、各々単一のポート及び512ビツトを有する、
３つのメモリは書込に於て、各メモリの同一アド
レス位置に同一の情報が書込まれるように配置さ
れている。それから、順次書込に於て、異なるポ
ート・アドレス中に並列に、各メモリの同一アド
レス位置に同一の情報が書込まれて、上記３つの
メモリは各々、同一アドレス位置に同一の情報を
含む。３つの異なるアドレスに於ける３つのメモ
リの同時読取に於ては、３つの異なる出力ポート
の各々に於て３つの異なるワードが読取られる。

上記実施例は、第１図並びに第２ａ図及び第２
ｂ図に例示されており、第１図は本発明を用いた
多重ポート・メモリ・システムのブロツク図を示
す。

本発明を用いた多重ポート・メモリ・システム
はメモリ・セル１１のアレイ１０を有し、各セル
は１組のワード線及び１組の差動ビツト線に結合
されている。各組のワード線の数及び各組の差動
ビツト線の数は、システムに於けるポートの数に
等しい。例を示すために、３ポート・システムに
ついて説明する。その場合には、各セルは、３本
のワード線、及びワード線に直角に配置された６
本のビツト線、即ち３対の差動ビツト線に結合さ
れている。それらのワード線は、３組のワード・
デコーダ１２，１３及び１４に各々結合されてお
り、それらのワード・デコーダは、各組の入力ア
ドレス線Ｐ１，Ｐ２及びＰ３によつて駆動され
る。従つて、第１図は、３つのポート（３つの読
取ポート及び３つの書込ポート）を有する単位セ
ル１１（各々１ビツト）を示している。セル１１
は、横方向に32個反復的に配置されて（図には、
２個しか示されていない）、レジスタ・スタツク
の１ワードを表わし、縦方向に16個反復的に配置
されて（図には、３個しか示されていない）、レ
ジスタ・スタツクの対応するビツトを表わす。

第２ｂ図に示されている如く、トランジスタ３
０，３１，３２及び３３はメモリ・セル即ちラツ
チを構成し、トランジスタ３４及び３５は、読取
及び書込のために、ビツト線４０及び４１を該セ
ルに差動的に結合させる。これは、基本的には、
周知の６素子型セルである。

トランジスタ３６，３７，３８及び３９は、他
の２つのポート即ち他の２対のビツト線のための
ビツト線結合素子を構成する。各セルは、３本の
ワード線４６，４７及び４８のうちの１本によつ
て選択され、その対応するビツト線対によつて読
取られ又は書込まれる。上記セルの下方に縦方向
に整列されている、他の２つのレジスタのワード
に於ける、他の２つのセルも、それらのワード線
によつて選択され、各々のビツト線対によつて
各々のポートから読取られ又は書込まれる。

極く最近まで、３つの全てのポートが同時に同
一セルからデータを読取ろうとすることを禁止す
る制限は何ら存在していなかつた。ビツト線結合
素子が状態を変化させずに流すことができる全て
の電流を流すためには、トランジスタ３０及び３
１が大きくなければならない。即ち、それらは、
多重読取により乱されて、データが失われること
を許してはならない。同一のセルに於て同時に３
つの読取が可能である場合には、トランジスタ３
０及び３１は、該セルに於て単一の読取しか可能
でない場合の３倍の大きさを要し、それらの寸法
が３倍に増加することは、セルの寸法、従つてア
レイの寸法が２倍になることを意味する。

本発明は、これらの全ての問題を解決すること
ができ、ワード・デコーダを禁止すると同時に、
より下線の選択されたビツト線から他のより上位
の選択されたビツト線へ、従つて他の読取ヘツド
の出力ポート中にデータをトランスフアさせる付
加的回路を含む。この実施例に於て、上記付加的
回路はより高速度の性能を可能にする。

ビツト線は適当な書込ヘツド１８，１９及び２
０並びに３つの読取ヘツド２１，２２及び２３に
結合され、それらのうちの読取ヘツド２２及び２
３は禁止及びコピー回路にも結合されている。禁
止及びコピー回路に結合されている読取ヘツド２
２及び２３をより上位の回路と称し、ヘツド２３
はヘツド２２よりも上位であり、ヘツド２２はヘ
ツド２１よりも上位である。同様に、比較回路２
４，２５及び２６に結合されているワード・デコ
ーダをより上位の回路と称し、ワード・デコーダ
１４はワード・デコーダ１３よりも上位であり、
ワード・デコーダ１３はワード・デコーダ１２よ
りも上位である。又、本発明においては、３つの
比較回路２４，２５及び２６が設けられ、それら
の各回路は、ワード・デコーダの入力アドレス線
の選択的組合せ、上位のワード・デコーダ１３及
び１４の一方又は他方、並びに上位の読取ヘツド
２２及び２３の一方又は他方に結合されており、
ワード・デコーダへのアドレス入力を比較して、
一致の場合には選択されたより上位のワード・デ
コーダの出力を、同一のアドレスを有する選択さ
れた順位の読取りヘツドに適合させるように変更
する。このようにしてセルからの出力データが、
セルを流れる電流を増加させずに、全てのアドレ
スされた出力読取ヘツドを経て転送される。

第２ａ図及び第２ｂ図は、相互に組合されて、
セル１１の１つ及びそれに関連するワード・デコ
ーダをより詳細に示している。セル１１は、１対
の交差結合されたトランジスタ３０及び３１を含
み、それらのソースは接地され、それらドレイン
は各々負荷トランジスタ３２及び３３を経て電源
２９に結合されている。トランジスタ３０及び３
１のドレインは又、各々のビツト線トランジスタ
を経て各々のビツト線に結合されている。従つ
て、トランジスタ３０のドレインはビツト線トラ
ンジスタ３４，３６及び３８を経て各々のビツト
線４０，４２及び４４に結合され、トランジスタ
３１のドレインはビツト線トランジスタ３５，３
７及び３９を経て各々のビツト線４１，４３及び
４５に接続されている。

そのような交差結合されたセルの動作について
は周知であり、本明細書に於ては詳述しない。基
本的には、上記セルの動作はトランジスタ３０及
び３１の状態に依存し、その特定のセルに接続さ
れているビツト線対に於て差動信号が発生され
る。従つて、例えば、トランジスタ３０がター
ン・オフされて、トランジスタ３１がターン・オ
ンされると、トランジスタ３０に結合されている
能動ビツト線が高電位に保たれ、トランジスタ３
１に結合されている能動ビツト線が低電位に降下
されて、能動ビツト線トランジスタを経てそのセ
ルに結合され得る３対のビツト線４０，４１；４
２，４３；及び４４，４５の各対に於て差動電圧
が発生される。選択されたビツト線に於ける差動
電圧は、書込後何時でも適当な読取ヘツド２１，
２２及び２３によつて読取られることができる。
従つて、このシステムは、時間多重の読取及び書
込を用いており、それらの読取及び書込動作は同
時的でなく、順次的に行われる。

本発明は、記載の実施例に限定されず、同時的
に行われる読取／書込動作にも適当なことは勿論
である。

ビツト線トランジスタのゲートは、３４，３
５；３６，３７；及び３８，３９が各々対になる
ように、各々ワード線４６，４７及び４８に接続
されている。従つて、ビツト線トランジスタ３４
及び３５のゲートはワード線４６に接続され、ビ
ツト線トランジスタ３６及び３７のゲートはワー
ド線４７に接続され、ビツト線トランジスタ３８
及び３９のゲートはワード線４８に接続されてい
る。

これらのワード線は、選択されたワード・デコ
ーダ４９，５０及び５１の１つに各々接続されて
いる。勿論、それらのワード・デコーダは、ワー
ド・デコーダ１２，１３及び１４に各々含まれて
いる各組のワード・デコーダの中の１つである。
各ワード・デコーダは、基本的には、複数の入力
アドレス・デコード・トランジスタから成り、各
入力アドレス・デコード・トランジスタのゲート
は各々の入力アドレス線に結合されている。この
場合、説明のために、３つのアドレスが用いられ
るものと仮定する。従つて、ワード・デコーダ４
９は、各々の入力アドレス線５５，５６及び５７
に結合されたゲートを有する３つの入力アドレ
ス・デコード・トランジスタ５２，５３及び５４
を含み、それらの入力アドレス線を全体として入
力アドレスの組Ｐ１と称する。入力アドレス・デ
コード・トランジスタ５２，５３及び５４のソー
スは接地され、それらのドレインは負荷トランジ
スタ５９を経て電源５８に結合されるとともに、
スイツチング・トランジスタ６０のゲートにも結
合されている。スイツチング・トランジスタ６０
のドレインは電源６１に結合され、そのソースは
ワード線４６に結合されている。

システムに於て３つ以上のアドレスが必要とさ
れ又は用いられる場合には、入力アドレス線の数
に等しくなるように増加された数の入力アドレ
ス・デコーダ・トランジスタが、そのようなワー
ド・デコーダに於て用いられることは勿論であ
る。

そのようなワード・デコーダは、一般的には次
のように動作する。入力アドレス線５５，５６の
いずれか又は全てが正の信号を有している場合、
例えば入力アドレス線５５が高電位の場合には、
入力アドレス・デコード・トランジスタ５２がオ
ンになり、スイツチング・トランジスタ６０のゲ
ートが接地される。従つて、トランジスタ６０が
オフになり、ワード線４６がオフになる。入力ア
ドレス線５５，５６、及び５７が全て負である場
合には、トランジスタ６０がオンになり、トラン
ジスタ６０を経て電源６１に結合されたワード線
４６が高電位になる。ワード線４６が高電位にな
ると、ビツト線トランジスタ３４及び３５がオン
になり、そのセルに於ける情報即ち交差結合され
たトランジスタ３１及び３２の状態が、ビツト線
トランジスタ３４及び３５を経てそのセルに結合
されているビツト線対４０及び４１によつて差動
的に受け取られる。

他のワード・デコーダ５０及び５１も、ワー
ド・デコーダ・４９と実質的に同一であり、ワー
ド・デコーダ５０が入力アドレス・デコード・ト
ランジスタ５２ａ，５３ａ及び５４ａと並列な１
つの付加的トランジスタ６２を有し、ワード・デ
コーダ５１が入力アドレス・デコード・トランジ
スタ５２ｂ，５３ｂ及び５４ｂと並列な２つの付
加的トランジスタ６３及び６４を有している点を
除いて、同様に動作する。ワード・デコーダ５０
に於ける付加的トランジスタ６２のゲートは第１
比較回路２４の出力に結合され、ワード・デコー
ダ５１に於ける第１の付加的トランジスタ６３の
ゲートは第２比較回路２５の出力に結合され、ワ
ード・デコーダ５１に於ける第２の付加的トラン
ジスタ６４のゲートは第３比較回路２６の出力に
結合さけている。

便宜上、ワード・デコーダ４９への入力アドレ
ス線５５，５６及び５７を全体として入力アドレ
スの組Ｐ１と称し、ワード・デコーダ５０への入
力アドレス線５５ａ，５６ａ及び５７ａを全体と
して入力アドレスの組Ｐ２と称し、ワード・デコ
ーダ５１への入力アドレス線５５ｂ，５６ｂ及び
５７ｂを全体として入力アドレスの組Ｐ３と称す
る。

これらの入力アドレス線は、各々のワード・デ
コーダに結合されているとともに、比較回路２
４，２５及び２６にも結合されている。例えば、
比較回路２４にはアドレスの組Ｐ１及びＰ２が結
合されており、比較回路２５にはアドレスの組Ｐ
１及びＰ３が結合されており、比較回路２６には
アドレスの組Ｐ２及びＰ３が結合されている。

これらの比較回路に於て、アドレスの組が比較
され、一致した場合には、その比較回路から適当
な正の出力信号が転送される。例えば、アドレス
の組Ｐ１とＰ２とが一致した場合には、正の信号
が線６５上に生じて、比較回路２４からワード・
デコーダに於ける付加的トランジスタのゲート
へ、この場合には線６２ａを経てワード・デコー
ダ５０に於ける付加的トランジスタ６２のゲート
へ転送される。この正の信号は、トランジスタ６
２をターン・オンさせて、ワード線４７を滅勢さ
せる。これは、ワード・デコーダ５０を禁止し
て、該ワード・デコーダが入力アドレスの組Ｐ２
に関して動作しないようにする。同様に、アドレ
スの組Ｐ１とＰ３との間に一致が生じた場合に
は、信号が線６６及び６３ａ上に生じ、ワード・
デコーダ５１に於けるトランジスタ６３がター
ン・オンされて、ワード線４８がオフになる。更
に、アドレスの組Ｐ２とＰ３が一致した場合に
は、信号が線６７及び６４ａ上に生じ、同じくワ
ード・デコーダ５１に於けるトランジスタ６４が
ターン・オンされて、同様にワード線４８がオフ
になる。この場合、比較回路２５又は２６のいず
れかから正の信号が生じても、ワード・デコーダ
５１が禁止される。

設計によつては、例えば読取又は書込サイクル
中に問題が生じないように、線６２ａ，６３ａ及
び６４ａ上の信号を、クロツク・バツフア回路を
経て、トランジスタ６２，６３及び６４のゲート
へ転送させるようにすることが好ましい場合もあ
る。

上記比較回路の出力は、それと同時に、クロツ
ク・バツフア回路１５及び１６を経て、より上位
の読取ヘツド２２及び２３に送られ、禁止及びコ
ピー回路を選択的にセツトする、反転された信号
又は反転されていない即ち中断された信号のいず
れかを供給して、それらのより上位の読取ヘツド
２２及び２３の一方又は両方が、同一のアドレス
を有するより下位の読取ヘツドに結合されている
ビツト線からの情報をコピーするように変更す
る。従つて、より上位の読取ヘツド２２及び２３
は、比較回路の出力の真数又は補数のいずれかを
受取る。読取ヘツド２２は比較回路２４の出力の
真数又は補数のいずれかを受取り、読取ヘツド２
３は両方の比較回路２５及び２６の出力の真数又
は補数を受取る。例えば、アドレスの組Ｐ１とＰ
２とが一致した場合には、より上位の読取ヘツド
２２だけが、読取ヘツド２１により読取られた情
報をコピーするように変更され、読取ヘツド２１
及び２３は影響を受けない。同様に、アドレスの
組Ｐ１とＰ３又はアドレスＰ２とＰ３とが一致と
た場合には、より上位の読取ヘツド２３だけが読
取ヘツド２１又は読取ヘツド２２のいずれかに於
ける情報をコピーするように変更され、読取ヘツ
ド２１及び２２は両方とも影響を受けない。更
に、これらの全てのアドレスが一致した場合に
は、読取ヘツド２２及び２３の両方が、読取ヘツ
ド２１により読取られた情報を各々コピーするよ
うに変更され、単一の読取ヘツド２１だけが影響
を受けない。勿論、異なるアドレスが指定される
と、異なるセルが付勢されること、及びセルが２
つ又はそれ以上の同一のアドレスによりアドレス
されているときしか問題は生じないことを明確に
理解されたい。

従つて、より上位の読取ヘツドがより上位のビ
ツト線を経てセルから同時にデータを読取ろうと
することが阻止され、上記セルを流れる電流が過
剰にならないので、トランジスタ３０及び３１を
大きくする必要がない。

次に、第１図並びに第２ａ図及び第２ｂ図に於
ける比較回路２４を詳細に示している第３図を参
照して、その構成及び動作について詳述する。

基本的には、この比較回路２４は、共通のイン
バータ回路７２及び７３と交互に、直列に配置さ
れた３つの排他的OR回路６９，６９ａ及び６９
ｂを用いており、チエーンの最後の排他的OR回
路６９ｂが線６５に信号を供給する。好ましく
は、アドレスが記憶される命令アドレス・レジス
タに於て、低電力論理の比較回路が設けられてい
る。その結果、１つのセルに於ける単一の読取だ
けが保証され、セルのトランジスタ３０及び３１
の寸法が３分の１に減少される。ビツト線がより
短くなり、ビツト線の寄生容量が相当に減少さ
れ、それに対応してビツト線の立上り時間及び立
下がり時間が減少される。

上述の如く、比較回路２４は３つの排他的OR
回路６９，６９ａ及び６９ｂを必要とし、各々の
排他的OR回路がビツト毎にアドレスを比較す
る。従つて、アドレスの組Ｐ１のアドレス線５５
及びアドレスの組Ｐ２のアドレス線５５ａは、ノ
ード８８に於て相互に結合されているドレインを
有する交差結合されたトランジスタ７０及び７１
のソースを経て、第１の排他的OR回路６９に接
続されている。このノード８８は、負荷トランジ
スタ７４を経て電源７５に結合されており、又負
荷トランジスタ７８及びフオロワ・トランジスタ
７９を含むインバータ回路７２のインバータ・ト
ランジスタ７６及び７７のゲートに結合されてい
る。トランジスタ７６のソースは接地されてお
り、そのドレインは第２の負荷トランジスタ７８
を経て電源７５に結合されている。トランジスタ
７６のドレインは、フオロワ・トランジスタ７９
のゲートにも結合されている。トランジスタ７９
のドレインは接地されており、そのソースはトラ
ンジスタ７７を経て電源７５に、そしてノード８
９にも結合されている。

次の排他的OR回路６９ａは、第３図に示され
ている如く、異なるアドレス線５６及び５６ａが
この排他的OR回路６９ａの交差結合されたトラ
ンジスタ８０及び８１のソースに結合されている
点以外は、回路６９と実質的に同一である。これ
らのトランジスタ８０及び８１のドレインは、ノ
ード８９に於て相互に結合され、そこから更に次
のインバータ回路７３に結合されている。インバ
ータ回路７３の出力は、第３の最終的な排他的
OR回路６９ｂに結合されている。ノード８９は
インバータ・トランジスタ８２及び８３のゲート
に結合されており、トランジスタ８２のソースは
接地されており、そのドレインは負荷トランジス
タ８４を経て電源７５に結合されている。トラン
ジスタ８２のドレインは、ソース・フオロワ・ト
ランジスタ８５のゲートにも結合されている。ト
ランジスタ８５のドレインは接地されており、そ
のソースはトランジスタ８３を経て電源７５に、
そして出力線６５にも結合されている。この最終
的な排他的OR回路６９ｂは、１対の交差結合さ
れたトランジスタ８６及び８７を含み、それらの
ソースは各々アドレス線５７及び５７ａに結合さ
れており、それらのドレインは出力線６５に結合
されている。回路６９ａは、入力アドレス線がア
ドレス線５６及び５６ａである点以外は、回路６
９と実質的に同一であり、同様に、回路６９ｂ
も、その入力アドレス線がアドレス線５７及び５
７ａである点以外は、回路６９及び６９ａと同一
である。このようにして、P1アドレス入力とP2
アドレス入力との間に於いて比較が行なわれる。
この比較回路は、等しい長さを有する２つのアド
レスを比較する場合には、モジユール・リプル法
（module ripple method）を実行する。該回路
は完全に静的であるので、クロツキングは不要で
ある。

次に上記回路の動作について説明する。初め
に、第１のアドレス組Ｐ１がアドレス線５５，５
６及び５７上の信号より成り、第２のアドレスの
組Ｐ２がアドレス線５５ａ，５６ａ及び５７ａ上
の信号より成るものと仮定し、更に相互に異なつ
ているアドレス線５６及び５５ａに於ける信号を
除く全ての信号が等しいものと仮定する。この場
合、アドレス線５５及び５６ａに於ける信号が等
しいので、トランジスタ７０及び７１はオフに保
たれ、ノード８８は負荷トランジスタ７４によつ
て高電位に保たれて、トランジスタ７６及び７７
がオンに保たれる。トランジスタ７６がオンであ
ると、トランジスタ７９がオフに保たれ、そのソ
ースはトランジスタ７７がオンであることによつ
て高電位に保たれる。しかしながら、アドレス線
５６及び５６ａに於ける信号が異なつているの
で、交差結合されたトランジスタ８０又は８１の
一方がターン・オンされて、ノード８９が低電位
になり、トランジスタ８２及び８３のゲートが低
電位に保たれて、それらのトランジスタがオフに
保たれる。トランジスタ８２がオフであると、ト
ランジスタ８５のゲートが負荷トランジスタ８４
によつて高電位に保たれ、トランジスタ８５がタ
ーン・オンされて、線６５が低電位になる。線６
５が低電位であると、クロツク・バツフア回路１
５を経て読取ヘツド２２に禁止及びコピー信号が
送られず、該読取ヘツド２２は通常の動作を行
う。

アドレスの組Ｐ１とＰ２とが一致する場合、即
ちアドレス線５５，５５ａ，５６，５６ａ，５７
及び５７ａに於ける信号が全て同一である場合に
は、回路は次のように動作する。トランジスタ７
０及び７１のゲートに印加される、アドレス線５
５及び５５ａに於ける信号が等しいので、トラン
ジスタ７０及び７１はオフに保たれ、ノード８８
は負荷トランジスタ７４によつて高電位に保たれ
て、トランジスタ７６及び７７がオンに保たれ
る。トランジスタ７６がオンであると、トランジ
スタ７９がオフに保たれ、ノード８９はトランジ
スタ７７がオンであることによつて高電位にな
る。この場合には、アドレス線５６及び５６ａに
於ける信号が同一であるので、交差結合されたト
ランジスタ８０又は８１のいずれもがターン・オ
ンされず、ノード８９が高電位に保たれ、トラン
ジスタ８２及び８３のゲートが高電位に保たれ
て、それらのトランジスタがターン・オンされ、
トランジスタ８５がオフに保たれて、線６５はト
ランジスタ８３の動作によつて高電位になる。線
６５は、アドレス線５７及び５７ａに於ける２つ
の信号が同一であることにより、トランジスタ８
６及び８７もオフに保たれることによつて高電位
に保たれる。線６５が高電位であると、禁止及び
コピー信号が、クロツク・バツフア回路１５を経
て、読取ヘツド２２に結合されている禁止及びコ
ピー回路に印加される。

リプル比較回路からの線６５が高電位になつて
一致が示されると、読取ヘツド２２が第４図に関
連して述べられる如く変更され、又ワード・デコ
ーダ５０が滅勢される。

比較回路２５も比較回路２４と同じ構成を有し
ているが、比較回路２５はワード・デコーダ４９
に入力されたアドレスの組Ｐ１とワード・デコー
ダ５１に入力されたアドレスの組Ｐ３とを比較
し、その出力線６６は、クロツク・バツフア回路
１６を経て、読取ヘツド２３に関連する禁止及び
コピー回路に信号を供給し、又ワード・デコーダ
５１に於けるトランジスタ６３に結合されている
線６３にも信号を供給する。

比較回路２６も比較回路２４及び２５と同じ構
成を有しているが、比較回路２６は、ワード・デ
コーダ５０に入力されたアドレスの組Ｐ２とワー
ド・デコーダ５１に入力されたアドレスの組Ｐ３
とを比較し、その出力線６７は、クロツク・バツ
フア回路１６を経て、読取ヘツド２３に関連する
禁止及びコピー回路に信号を供給し、又ワード・
デコーダ５１に於けるトランジスタ６４に結合さ
れている線６４ａにも信号を供給する。線６６又
は６７のいずれに正の信号が生じても、読取ヘツ
ド２３およびワード・デコーダ５１に信号が送ら
れる。

次に、第４図並びに第５ａ図及び第５ｂ図を参
照して、クロツク・バツフア回路１５及び１６に
ついて詳細に説明する。

それらのクロツク・バツフア回路１５及び１６
は、同一の機能を有しており、両者は、読取ヘツ
ド２２及び２３に関連する禁止及びコピー回路に
適当な信号が送られて、それらの読取ヘツドが所
望の時間に所望の動作を行うように、それらのク
ロツク・バツフア回路が結合されている各々の比
較回路からの信号をクロツキングし、デコード
し、中継し、反転させる。

回路１５は、第４図に示されている如く、線６
５に於て、比較回路から信号を受取る。この線６
５は、一連のデコード・トランジスタ９２，９
３，９４及び９５のうちの第１デコード・トラン
ジスタ９２のゲートに結合されている。それらの
デコード・トランジスタ９２，９３，９４及び９
５のソースは全て接地されており、それらのドレ
インは全て、相互に結合されており、負荷トラン
ジスタ９６を経て電源１１０に結合されており、
又フオロワ・トランジスタ９０，９７及び１００
のゲートに結合されている。フオロワ・トランジ
スタ９０及び９７のソースは接地されている。ト
ランジスタ９７のドレインは、負荷トランジスタ
９９を経て電源１１０に結合されており、又制御
トランジスタ９１及び９８のゲートに結合されて
いる。トランジスタ９８のドレインは、出力線１
０９に結合されており、又フオロワ・トランジス
タ１００を経て電源１１０に結合されている。ト
ランジスタ９８のソースは接地されている。トラ
ンジスタ９１のドレインは電源１１０に結合され
ており、そのソースは出力線６５ａに結合されて
いる。

デコード・トランジスタ９３及び９５のゲート
は各々クロツク入力線１０７及び１０８に結合さ
れているが、トランジスタ９４のゲートはクロツ
ク・ラツチ１１１の出力に結合されている。この
ラツチ１１１は１対の交差結合されたトランジス
タ１０２及び１０３を有し、それらのソースは接
地されており、それらのドレインは各々の負荷ト
ランジスタ１０５及び１０６を経て電源１１０に
結合されている。交差結合されたトランジスタ１
０２及び１０３と並列に、１対のスイツチング・
トランジスタ１０１及び１０４が結合されてお
り、それらのソースは接地されており、それらの
ドレインは各々の負荷トランジスタ１０５及び１
０６を経て電源１１０に結合されている。トラン
ジスタ１０３及び１０４のドレインは又、デコー
ド・トランジスタ９４のゲートに結合されている
クロツク・ラツチのセツト線に結合されている。
２つのスイツチング・トランジスタ１０１及び１
０４のゲートは各々クロツク入力線１０７及び１
０８に結合されている。

このクロツク・バツフア回路は次のように動作
する。トランジスタ９０，９７及び１００が常態
に於てオンであり、トランジスタ９１及び９８が
常態に於てオフであることによつて、出力線１０
９は常態に於て高電位であり、出力線６５ａは常
態に於て低電位である。従つて、線６５ａは線６
５に置ける信号と一致した信号を出力するが、線
１０９は線６５に於ける信号の反転信号を出力す
る。従つて、トランジスタ９７，９８，９９及び
１００は反転回路を構成し、トランジスタ９０，
９１，９７及び９９は中継回路を構成する。トラ
ンジスタ９７及び９９はこれらの２つの回路によ
つて共用されていることに注目されたい。従つ
て、線１０９はトランジスタ１００によつて実質
的に電源１１０の電位に保たれ、線６５ａはトラ
ンジスタ９０によつて低電位に保たれる。クロツ
ク入力線１０７及び１０８の両方が信号を有して
いないものと仮定する。一致信号が線６５に於て
受取られると、トランジスタ９２のゲートが高電
位になり、トランジスタ９２がターン・オンされ
る。トランジスタ９２のドレインに結合されてい
るトランジスタ９０，９７及び１００のゲートが
低電位になり、トランジスタ９０，９７及び１０
０がターン・オフされる。トランジスタ９７がタ
ーン・オフされると、トランジスタ９１及び９８
のゲートが負荷トランジスタ９９によつて高電位
になり、トランジスタ９１及び９８がターン・オ
ンされて、線１０９に於ける電圧がその常態に置
ける高電位から接地電位へ降下し、線６５ａがト
ランジスタ９１を経て電源１１０によつて高電位
になる。トランジスタ９２のゲートに於て受取ら
れて該トランジスタをターン・オンさせる一致信
号が消滅すると、その回路はその常態に戻つて、
線１０９は高電位になり、線６５は低電位なる。

線６５に於ける一致信号の存在に関係なく、線
１０９及び６５ａが、特定期間の間、それらのセ
ツトされた状態に保たれるように、クロツク信号
が線１０７及び１０８に順次に印加される。上記
回路にクロツク・パルスを加えることにより、所
定期間の間、出力線１０９をそのセツトされた低
電位状態に保たせることができ、出力線６５ａを
そのセツトされ高電位状態に保たせることができ
る。これは、間隔をとつた正のクロツク信号を線
１０７及び１０８に印加することによつて達成さ
れる。クロツク入力線１０７が初めに高電位にさ
れるものと仮定すると、トランジスタ９３がター
ン・オンされ、トランジスタ９０，９７及び１０
０のゲートが低電位に降下する。それらのゲート
は、線６５に於ける一致信号が消滅したとして
も、上記クロツク信号の期間の間、低電位に保た
れる。それと同時に、線１０７に於けるクロツ
ク・パルスは、トランジスタ１０１をターン・オ
ンさせ、交差結合されたトランジスタ１０３のゲ
ートを低電位に降下させて、トランジスタ１０３
をターン・オフさせる。トランジスタ１０３がタ
ーン・オフされると、トランジスタ１０２のゲー
トが高電位になり、トランジスタ１０２がター
ン・オンされて、トランジスタ１０３のゲートが
低電位にラツチングされる。トランジスタ１０３
がターン・オフされると、クロツク・ラツチ１１
１の出力が高電位になり、トランジスタ９４がタ
ーン・オンされる。クロツク・ラツチ１１１は、
線１０７が低電位状態に戻つた後、線１０８上に
正のクロツク信号が生じるまで、この状態に保た
れる。線１０８に適当なタイミング信号が印加さ
れると、トランジスタ９５及び１０４がターン・
オンされる。トランジスタ１０４がオンになる
と、トランジスタ９４及び１０２のゲートが低電
位に降下して、トランジスタ９４及び１０２がオ
フになる。トランジスタ１０２がオフになると、
トランジスタ１０３のゲートが高電位になり、ト
ランジスタ１０３がターン・オンされて、トラン
ジスタ１０２及び９４の両方のゲートが低電位に
保たれる。線１０８上のタイミング・パルスが消
滅すると、トランジスタ９５がターン・オフされ
る。トランジスタ９２，９３，９４および９６が
オフになると、トランジスタ９７及び１００がタ
ーン・オンされて、線１０９が高電位になる。ク
ロツク・ラツチがオフになり、線１０７又は１０
８のいずれにもクロツク・パルスが存在していな
いと、線１０９はトランジスタ９２によつてのみ
制御され、トランジスタ９２のゲート線６５によ
つて駆動される。

特定のタイミング・パルス及びそれらの順序は
システムのアーキテクチヤ及び設計に依存する。
例えば、所望であれば、線１０９及び６５ａの常
態に於けるセツトされた状態を変える必要がある
場合に、バツフア回路に更にインバータ回路を設
けることも可能である。

第５ａ図及び第５ｂ図は、相互に組合わされ
て、クロツク・バツフア回路１６を詳細に示して
いる。回路１６は、第５ａ図及び第５ｂ図に示さ
れている如く、各々線６６及び６７に於て比較回
路２５及び２６から信号を受取り、又クロツク・
ラツチ１１１ａからも信号を受取る。必要な出力
を供給するために、線６６及び６７並びにクロツ
ク・ラツチ１１１ａ複数のデコード回路１１２，
１１３及び１１４に結合されている。線６６は回
路１１２に於けるインバータ・トランジスタ１２
０のゲート、回路１１３に於けるデコード・トラ
ンジスタ１３４及び１３８のゲート、並びに回路
１１４に於けるデコード・トランジスタ１４２及
び１４６のゲートに結合されている。線６７は、
回路１１３に於けるインバータ・トランジスタ１
３０のゲート、並びに１１４に於けるデコード・
トランジスタ１４３並び１４７のゲートに結合さ
れている。

回路１１２に於けるデコード・トランジスタ１
２３及び１２６のゲート、回路１１３におけるデ
コード・トランジスタ１３３及び１３７のゲー
ト、並びに回路１１４に於けるデコード・トラン
ジスタ１４１及び１４５のゲートは各々、クロツ
ク・ラツチ１１１ａに結合されている。このクロ
ツク・ラツチ１１１ａは、第４図に於けるクロツ
ク・ラツチ１１１と同一であり、１対の作差結合
されたトランジスタ１０２ａ及び１０３ａを有し
ている。それらのソースは接地されており、それ
らのドレインは各々の負荷トランジスタ１０５ａ
及び１０６ａを経て電源１１０に結合されてい
る。交差結合されたトランジスタ１０２ａ及び１
０３ａと並列に、１対のスイツチング・トランジ
スタ１０１ａ及び１０４ａが結合されており、そ
れらのソースは接地されており、それらのドレイ
ンは各々の負荷トランジスタ１０５ａ及び１０６
ａを経て電源１１０に結合されている。トランジ
スタ１０３ａ及び１０４ａのドレインは又、デコ
ード・トランジスタ９４ａのゲートに結合されて
いるクロツク・ラツチのセツト線に結合されてい
る。２つのスイツチング・トランジスタ１０１ａ
及び１０４ａのゲートは各々クロツク入力線１０
７ａ及び１０８ａに結合されている。

このクロツク・バツフア回路は次のように動作
する。デコード・トランジスタ９３ａ，９４ａ及
び９５ａが常態に於てオフであることによつて、
その出力線１１５は常態に於て高電位である。従
つて、線１１５は、クロツク入力線１０７ａ又は
１０８ａに於てクロツク・パルスが受取られるま
で、負荷トランジスタ９６ａによつて、実質的に
電源１１０の電位に保たれる。

線１１５が、特定期間の間、そのセツトされた
低電位常態に保たれるように、クロツク信号が線
１０７ａ及び１０８ａに順次に印加される。上記
回路にクロツク・パルスを加えることにより、出
力線１１５をそのセツトされた低電位常態に保た
せることができ、デコード回路１１２，１１３及
び１１４は線６６又は６７によつてのみ制御され
る。これは、間隔をとつた正のクロツク信号を線
１０７ａ及び１０８ａに印加することによつて達
成される。クロツク入力線１０７ａが初めに高電
位にされるものと仮定すると、トランジスタ９３
ａがターン・オンされ、線１１５が低電位に降下
して、クロツク信号の期間の間、その低電位に保
たれる。それと同時に、線１０７ａに於けるクロ
ツク・パルスは、トランジスタ１０１ａをター
ン・オンさせ、交差結合されたトランジスタ１０
３ａのゲートを低電位に降下させて、トランジス
タ１０３ａをターン・オフさせる。トランジスタ
１０３ａがターン・オンされると、トランジスタ
１０２ａのゲートが高電位になり、トランジスタ
１０２ａがターン・オンされて、トランジスタ１
０３ａのゲートが低電位にセツトされる。トラン
ジスタ１０３ａがターン・オフされると、クロツ
ク・ラツチ１１１ａのセツト線が高電位になり、
トランジスタ９４ａがターン・オンされる。クロ
ツク・ラツチ１１１ａは、線１０７ａが低電位常
態に戻つた後、線１０８ａ上に正のクロツク信号
が生じるまで、この状態に保たれる。線１０８ａ
に適当なタイミング信号が印加されると、トラン
ジスタ９５ａ及び１０４ａがターン・オンされ
る。トランジスタ１０４ａがオンになると、トラ
ンジスタ９４ａ及び１０２ａのゲートが低電位に
降下して、トランジスタ９４ａ及び１０２ａがオ
フになる。トランジスタ１０２ａがオフになる
と、トランジスタ１０３ａのゲートが高電位にな
り、トランジスタ１０３ａがターン・オンされ
て、トランジスタ１０２ａのゲート及びクロツ
ク・ラツチ１１１ａセツト線の両方が低電位に保
たれる。線１０８ａ上のタイミング・パルスが消
滅すると、トランジスタ９５ａがターン・オフさ
れる。トランジスタ９３ａ，９４ａ及び９５ａが
オフになると、出力線１１５が高電位になる。ク
ロツク・ラツチがオフになり、線１０７ａ又は１
０８ａのいずれにもクロツク・パルスが存在して
いないと、デコードル回路１１２，１１３及び１
１４は線６６又は６７によつてのみ制御される。

例えば、線６６が正であるものと仮定すると、
インバータ・トランジスタ１２０、従つて回路１
１２は、回路１１３に於けるデコード・トランジ
スタ１３４及び１３８並びに回路１１４に於ける
デコード・トランジスタ１４２及び１４６ととも
に、オンになる。インバータ・トランジスタ１２
０、従つて回路１１２がオンになると、トランジ
スタ１２４及び１２７がターン・オフされる。こ
のとき、線１１５上にクロツク・パルスが受取ら
れていないものと仮定しているので、トランジス
タ１２３及び１２７はそれらの常態に於けるオフ
常態にある。従つて、トランジスタ１２５のゲー
トは、負荷トランジスタ１２２によつて、高電位
になる。トランジスタ１２５のゲートが高電位に
なると、トランジスタ１２５がターン・オンされ
て、出力線６６ａも高電位になる。このようにし
て、出力線６６ａ及び６６は、読取ヘツド２３に
関連する禁止及びコピー回路に単一のパルスを供
給する。勿論、それと同時に、トランジスタ１３
４及び１３８が線６６によりターン・オンされる
ので、出力線６７ａは接地されて、低電位に保た
れる。更に、同時に、トランジスタ１４２及び１
４６もターン・オンされるので、線１４９は低電
位に降下する。従つて、線６６に於ける入力信号
は、線６６ａ上に正の出力信号を供給し、線６７
ａ及び１４９の両方に低電位信号を供給する。

しかしながら、線６７が高電位であり、線６６
が低電位である場合には、トランジスタ１３０が
ターン・オンされて、トランジスタ１３５及び１
３９がターン・オフされる。トランジスタ１３５
及び１３９がオフになると、線６７ａはトランジ
スタ１３２及び１３６の動作によつて高電位にな
り、線６７ａ上に正の出力パルスが供給される。
同様に、線６７上のパルスはトランジスタ１４３
及び１４７のゲートに於ても受取られるので、線
１４９はそれらのトランジスタによつて低電位に
降下される。

しかしながら、線６６及び６７の両方が高電位
になる場合には、読取ヘツド２３に関連する禁止
及びコピー回路を適切に動作させるために、単一
の線６６ａのみを高電位にする必要がある。実際
に於て、両方の線６６ａ及び６７ａが同時に高電
位になることは、本発明に於いて、逆効果を生じ
る。そのため、線６６が高電位であるときは必ず
線６７が低電位に保たれるように、線６６がトラ
ンジスタ１３４及び１３８のゲートに結合されて
いる。

デコード回路１１２，１１３及び１１４は
各々、基本的に、２重デコード回路である。回路
１１２は、２つのデコード・トランジスタ１２３
及び１２４を含む。それらのソースは接地されて
おり、それらのドレインは負荷トランジスタ１２
２を経て電源１１０に結合されており、又ソー
ス・フオロワ・トランジスタ１２５のゲートに結
合されている。トランジスタ１２５のソースは電
源１１０に接続されており、そのドレインは出力
線６６ａに接続されている。回路１１２は、更に
２つのデコード・トランジスタ１２６及び１２７
を含み、それらのトランジスタ１２６及び１２７
は出力線６６ａに結合されている。このようなト
ランジスタ１２３及び１２４とトランジスタ１２
６及び１２７との組合せは、クロツク・ラツチ１
１１ａの出力が高電位であるとき又は線６６が高
電位でないときに、確実に線６６ａを低電位に保
つ。

回路１１３は、更にトランジスタ１３４及び１
３８を設けられている点以外は、回路１１２と実
質的に同一である。回路１１３は、デコード・ト
ランジスタ１３３，１３４及び１３５を含む。そ
れらは全て負荷トランジスタ１３２を経て電源１
１０に結合されており、又ソース・フオロワ・ト
ランジスタ１３６のゲートに結合されている。ト
ランジスタ１３６のソースは電源１１０に結合さ
れており、そのドレインは更に３つのデコード・
トランジスタ１３７，１３８及び１３９のソース
に結合されている。トランジスタ１３３及び１３
７はクロツク・ラツチ１１１ａの出力線１１５に
よつて駆動され、トランジスタ１３４及び１３８
は線６６によつて駆動される。デコード・トラン
ジスタ１３５及び１３９はインバータ・トランジ
スタ１３０を経て線６７によつて駆動され、トラ
ンジスタ１３０のソースは負荷トランジスタ１３
１を経て電源１１０に結合されており、そのドレ
インは接地されている。

第３の回路１１４は、線６６又は６７のいずれ
かの反転信号を供給し、この場合も、１対のデコ
ード回路を含む。一方のデコード回路はデコー
ド・トランジスタ１４１，１４２及び１４３を含
み、それらのドレインは接地されており、それら
のソースは負荷トランジスタ１４０を経て電源１
１０に結合されており、又ソース・フオロワ・ト
ランジスタ１４４のゲートに結合されている。ト
ランジスタ１４４のソースは電源１１０に結合さ
れており、そのドレインは出力線１４９に結合さ
れている。更に、３つのデコード・トランジスタ
１４５，１４６及び１４７を含む。他方のデコー
ド回路が、出力線１４９に結合されている。それ
らのトランジスタのドレインは接地されており、
それらのソースは線１４９に結合されている。ト
ランジスタ１４１及び１４５のゲートはクロツ
ク・ラツチ１１１ａの出力線１１５に結合されて
おり、トランジスタ１４２及び１４６のゲートは
線６６に結合されており、トランジスタ１４３及
び１４７のゲートは線６７に結合されている。こ
れは、出力線１１５又は線６６或は６７が高電位
であるときに、確実に出力線１４９を低電位に保
つ。

下位のビツト線及びより上位のビツト線が同時
にアドレスされるときに、より上位の読取ヘツド
が下位のビツト線に於ける情報を選択的にコピー
するように、それらの読取ヘツド２２及び２３に
関連する禁止及びコピー回路を駆動するために、
線６６ａ，６７ａ及び１４９に於ける出力信号が
用いられる。

第６ａ図及び第６ｂ図は、相互に組合されて、
本発明に於て用いられるために適している読取ヘ
ツド２１，２２及び２３並びにそれらに関連する
禁止及びコピー回路を詳細に示している。

読取ヘツド２１は、基本的には、差動感知増幅
器であり、１対のビツト線読取トランジスタ１５
０及び１５１を有している。それらのトランジス
タのゲートは各々差動ビツト線４０及び４１に結
合されており、それらのソースは各々負荷トラン
ジスタ１５２及び１５３を経て電源１５５に結合
されており、それらのドレインは各々スイツチン
グ・トランジスタ１５８及び１５９を経て接地さ
れている。

トランジスタ１５０及び１５１のソースは又、
各々スイツチング・トランジスタ１６４及び１６
５のゲート及び反転ソース・フオロワ・トランジ
スタ１６０及び１６１のゲートに結合されてい
る。フオロワ・トランジスタ１６０及び１６１の
ドレインは、各々ビツト線トランジスタ１５０及
び１５１のドレインに結合されており、それらの
ソースは、各々負荷トランジスタ１６２及び１６
３を経て電源１５５に結合されている。読取線ス
イツチング・トランジスタ１６４のドレインは電
源１５５に結合されているが、読取線スイツチン
グ・トランジスタ１６５のドレインは接地されて
いる。両方の読取線スイツチング・トランジスタ
１６４及び１６５のソースは、相互に結合され
て、出力読取線１５６に結合されている。

前述の如く、第１ワード・デコーダがオンにな
ると、そのセルに於ける差動信号がビツト線対４
０及び４１に生じる。そのような差動信号は、一
方の読取線スイツチング・トランジスタ１６４又
は１６５をターン・オンさせることにより感知増
幅器を付勢させて、線１５６上に正又は負のいず
れかの信号を出力させる。

例えば、セルが付勢されたときに、ビツト線４
０が正であり、ビツト線４１が負であれば、トラ
ンジスタ１５０がオンになり、トランジスタ１５
１がオフになる。トランジスタ１５０がオンにな
ると、トランジスタ１６４のゲートがトランジス
タ１５０及び１５８によつて低電位に降下して、
トランジスタ１６４がターン・オフされる。それ
と同時に、トランジスタ１５１がオフになると、
トランジスタ１６５のゲート電圧がトランジスタ
１５３によつて電源１５５の電圧に向かつて上昇
して、トランジスタ１６６がターン・オンされ、
線１５６が低電位即ち接地電位に降下する。

ビツト線４０及び４１に於ける信号が反対の場
合、即ちビツト４０線が負であり、ビツト線４１
が正である場合には、線１５６はトランジスタ１
６４によつて高電圧になる。

読取ヘツド２２及び２３は同様であり、読取ヘ
ツド２１に於ける感知増幅器と同一の感知増幅器
を含むが、さらに禁止及びコピー回路を含んでい
る。

読取ヘツド２１に於けるトランジスタと同一の
機能を有する、読取ヘツド２２及び２３に於ける
トランジスタは、同一の番号で示されており、即
ち各ヘツドの感知増幅器は同一であり、同一の番
号で示されている。

読取ヘツド２２は、上記感知増幅器の他に、該
感知増幅器のトランジスタ１５０及び１５１のゲ
ートに結合された禁止及びコピー回路を更に有し
ている点で、読取ヘツド２１と異なつている。ビ
ツト線読取トランジスタ１５０及び１５１のゲー
トは各々、第１及び第２結合トランジスタ１７０
及び１７１によつてビツト線４０及び４１に結合
されており、又第３及び第４結合トランジスタ１
７２及び１７３によつて、ビツト線４２及び４３
に結合されている。

結合トランジスタ１７０及び１７１のゲート
は、クロツク・バツフア回路１５からの線６５ａ
に結合されており、トランジスタ１７２及び１７
３のゲートは、同じクロツク・バツフア回路１５
からの線１０９に結合されている。従つて、トラ
ンジスタ１７０，１７１，１７２及び１７３は、
読取ヘツド２２の禁止およびコピー回路を構成し
ている。

アドレスの組Ｐ１とＰ２とが異なる場合には、
第４図に関連しと既に述べた如く、線６５は比較
回路２４がオフであるために低電位になり、線６
５ａも低電位になるが、線１０９は高電位にな
る。この場合、トランジスタ１７０及び１７１は
両方ともオフになつて、ビツト線４１及び４２か
らの信号が感知増幅器に達することを防ぎ、トラ
ンジスタ１７２及び１７３は両方ともオンになつ
て、読取ヘツド２２の感知増幅器をビツト線対４
２及び４３に結合させる。従つて、このようにそ
れらのアドレスが一致しない場合には、読取ヘツ
ド２２は第２ビツト線対４２及び４３を感知する
ように働く。

しかしながら、アドレスの組Ｐ１とＰ２とが同
一である場合には、比較回路２４が線６５を高電
位にするように働き、クロツク・バツフア回路１
５を経て線６５ａを高電位にし、トランジスタ１
７０及び１７１をターン・オンさせて、読取ヘツ
ド２２の感知増幅器をビツト線４０及び４１に導
通結合させる。同時に、線１０９は低電位に降下
し、トランジスタ１７２及び１７３のゲートも低
電位に降下して、トランジスタ１７２及び１７３
がターン・オフされ、読取ヘツド２２の感知増幅
器がビツト線４２及び４３から電気的に遮断され
る。トランジスタ１７０及び１７１が線６５ａ上
に受取られた信号によつてオンになると、読取ヘ
ツド２２の出力は読取ヘツド２１の出力をコピー
し、即ち読取ヘツド２１の出力と同一である。

読取ヘツド２３は、感知増幅器のビツト線読取
トランジスタ１５０及び１５１の各々が３つの結
合トランジスタによつて各ビツト線対に結合され
ている点に於て、両方の読取ヘツド２１及び２２
と異なつている。従つて、読取ヘツド２３の感知
増幅器のトランジスタ１５０は、トランジスタ１
８０を経てビツト線４０に、トランジスタ１８２
を経てビツト線４２に、そしてトランジスタ１８
４を経てビツト線４４に結合されている。同様
に、トランジスタ１５１は、トランジスタ１８１
を経てビツト線４１に、トランジスタ１８３を経
てビツト線４３に、そしてトランジスタ１８５を
経てビツト線４５に結合されている。

トランジスタ１８０及び１８１のゲートは線６
６ａに結合されており、トランジスタ１８２及び
１８３のゲートは線６７ａに結合されており、ト
ランジスタ１８４及び１８５のゲートは線１４９
に結合されており、それらの線は全てクロツク・
バツフア回路１６に接続されている。トランジス
タ１８０，１８１，１８２，１８３，１８４及び
１８５が読取ヘツド２３の禁止及びコピー回路を
構成している。

アドレスの組Ｐ１，Ｐ２及びＰ３が全て異なつ
ている場合には、線６６ａ及び６７ａは比較回路
２５及び２６並びにクロツク・バツフア回路１６
がオフになるので低電位になるが、線１４９は高
電位になる。この場合、トランジスタ１８０，１
８１，１８２及び１８３は全て常態に於てオフに
なり、ビツト線対４０及び４１並びに４２及び４
３からの信号が読取ヘツド２３の感知増幅器に達
することを防ぐ。

線１４９は高電位であるので、読取ヘツド２３
の感知増幅器はトランジスタ１８４及び１８５に
よつてビツト線対４４及び４５に導通接続され
る。従つて、この場合には、読取ヘツド２３はビ
ツト線対４４及び４５のみを感知するように働
く。

しかしながら、アドレスの組Ｐ１とＰ３とが同
一である場合には、比較回路２５及びクロツク・
バツフア回路１６がオンになり、線６６ａか高電
位になり、トランジスタ１８０及び１８１がター
ン・オンされて、読取ヘツド２３の感知増幅器が
ビツト線４０及び４１に導通接続される。勿論、
それと同時に、クロツク・バツフア回路１６は線
１４９を低電位にして、トランジスタ１８４及び
１８５をターン・オンさせ、読取ヘツド２３の感
知増幅器をビツト線対４４及び４５から電気的に
遮断する。従つて、アドレスの組Ｐ１とＰ３との
間に一致が生じた場合には、読取ヘツド２３の感
知増幅器の出力は読取ヘツド２１の出力をコピー
し、即ち読取ヘツド２１の出力と同一である。

同様に、アドレスの組Ｐ２とＰ３とが同一であ
る場合には、読取ヘツド２３は読取ヘツド２２に
より読取られている情報をコピーする。この場合
には、比較回路２６からの線６７が高電位にな
り、結合トランジスタ１８２及び１８３がター
ン・オンされて、読取ヘツド２３の感知増幅器が
ビツト線対４２及び４３に導通接続される。それ
と同時に、クロツク・バツフア回路１６が付勢さ
れ、線１４９が低電位になり、トランジスタ１８
４及び１８５がターン・オフされて、読取ヘツド
２３の感知増幅器がビツト線４４及び４５から電
気的に遮断される。

３つのアドレスの組Ｐ１，Ｐ２及びＰ３の全て
が一致する場合には、線６６及び６７の両方が高
電位になるが、線１０９及び１４９の両方が低電
位になる。前述の如く、線６６が高電位であつ
て、線１０９が低電位であると、読取ヘツド２２
がビツト線４０及び４１に於ける情報をコピーす
る。

しかしながら、読取ヘツド２３に於ては、線６
６及び６７の両方が同時に高電位になると、トラ
ンジスタ１８０，１８１，１８２及び１８３の全
てが同時にターン・オンしようとする。線１４９
は低電位に降下するので、トランジスタ１８４及
び１８５は勿論ターン・オフされる。全てのトラ
ンジスタ１８０，１８１，１８２及び１８３が同
時にターン・オンされた場合には、読取ヘツド２
３の感知増幅器はビツト線対４０及び４１並びに
ビツト線対４２及び４３の両方を読取ろうとす
る。これを防ぐために、更にトランジスタ１３４
及び１３８が、回路１６に於て、線６６と６７と
の間に結合されており、前述の如く動作する。こ
の場合には、線６６及び６７の両方がターン・オ
ンされても、線６７ａはそれらのトランジスタを
経て接地され、トランジスタ１８２及び１８３は
ターン・オンされない。従つて、読取ヘツド２３
は、ビツト線対４０及び４１のみに電気的に接続
される。

４つのポート以上の多重ポート・システムに於
ては、所与の時間にターン・オンされる２つ以上
のビツト線結合素子が各々の側に決して存在する
ことがないように設計が成されねばならない。そ
のような常態が存在した場合に生じる問題は、前
述の説明から明らかである。

上述の本発明による技術は従来技術によつて実
現されなかつた多くの利点を有している。このよ
うにして、差動ビツト線対を読取ヘツドの感知増
幅器から電気的に遮断することにより、読取られ
ていないビツト線対が接地されることがない。こ
れは、選択されたビツト線の読取後の回復に於
て、選択されたビツト線だけが回復されればよい
ことを意味する。これは、従来技術の場合と比べ
て、容量性回復負荷（capacitive restore lord）
を1/4に減少させ、回復時間を1/4に減少させる。
これは又、回復電力を、従来技術の回路に要した
回復電力の略1/4に減少させる。

本発明の利点は、ヒステリシス型の差動感知増
幅器を用いていることである。この技術は更に、
より迅速な差動データの感知、雑音による影響の
減少、並びにスイツチング電圧及び感知増幅器の
単位利得点（unity gain point）のより厳密な制
御を可能にする。

本発明のもう一つの大きな利点は、感知増幅器
の出力ノードに於てローデイング（loading）が
行われないことである。入力の点からは、各感知
増幅器は同一である。ローデイングはビツト線上
に行われ、その性能は既にローデイングされてい
ることによつて僅かしか変化しない。

最も重要な点は、３つの全ての感知増幅器の性
能が均一なことである。比較回路からの信号はデ
ータが有効になる前に発生されねばならないの
で、３つの全ての感知増幅器は正しい多重化デー
タを同時に受取つて、従来技術に於けるカスケー
ド遅延が除かれる。

以上に於ては、差動ビツト線対を用いた実施例
について説明したが、シングル・エンド型ビツト
線の配置も容易に用いられ、又そのようなシング
ル・エンド型ビツト線アレイを用いるように読取
ヘツド並びに禁止及びコピー回路を適合させるこ
とも容易に可能である。

以上に於て、３ポートの配置について説明した
が、本発明は４つ以上の任意の数のポートにも拡
張される。

従つて、以上に於て、アレイ寸法を著しく減少
させ、性能を著しく改良する、多重ポート・レジ
スタ・アレイに於ける多重読取のための技術につ
いて述べた。基本的に、上記技術は、必要な回路
面積を相当に減少させ、該回路の信頼性を改善す
ることが解つた。

【図面の簡単な説明】

第１図は本発明を用いた多重ポート・メモリ・
システムのアレイを示す概略的ブロツク図、第２
ａ図及び第２ｂ図は第１図のアレイに於けるセル
の１つ及びそれに関連するワード・デコードの典
型的回路を詳細に示す図、第３図は本発明に於て
用いられる比較回路の好実施例を示す図、第４図
は本発明に於て用いられるクロツク・バツフア回
路を示す図、第５ａ図及び第５ｂ図は本発明に於
て用いられる異なるクロツク・バツフア回路を示
す図、第６ａ図及び第６ｂ図は本発明に於て用い
られる読取ヘツド及びそれらに関連する禁止及び
コピー回路の好実施例を示す図である。 Ｐ１，Ｐ２，Ｐ３……入力アドレスの組、１０
……メモリ・セルのアレイ、１１……メモリ・セ
ル、１２，１３，１４……ワード・デコード、１
５，１６……クロツク・バツフア回路、１８，１
９，２０……書込ヘツド、２１，２２，２３……
読取ヘツド、２４，２５，２６……比較回路、３
０，３１；７０，７１；８０，８１；８６，８
７；１０２，１０３；１０２ａ，１０３ａ……交
差結合トランジスタ、３４，３５；３６，３７；
３８，３９……ビツト線トランジスタ、４０，４
１；４２，４３；４４，４５……差動ビツト線、
４６，４７，４８……ワード線、４９，５０，５
１……選択されたワード・デコード、５２，５
３，５４；５２ａ，５３ａ，５４ａ；５２ｂ，５
３ｂ，５４ｂ……入力アドレス・デコード・トラ
ンジスタ、５５，５６，５７；５５ａ，５６ａ，
５７ａ；５５ｂ，５６ｂ，５７ｂ……入力アドレ
ス線、６０，６０ａ，６０ｂ；１０１，１０４；
１０１ａ，１０４ａ；１５８，１５９……スイツ
チング・トランジスタ、６２，６３，６４……付
加的トランジスタ、６９，６９ａ，６９ｂ……排
他的OR回路、７２，７３……インバータ回路、
７６，７７；８２，８３；１２０，１３０……イ
ンバータ・トランジスタ、７９，８５，９０，９
７，１００，１２５，１３６，１４４，１６０，
１６１……フオロワ・トランジスタ、８８，８９
……ノード、９１，９８……制御トランジスタ、
９２，９３，９４，９５；９３ａ，９４ａ，９５
ａ：１２３，１２４，１２６，１２７；１３３，
１３４，１３５，１３７，１３８，１３９：１４
１，１４２，１４３，１４５，１４６，１４７…
…デコード・トランジスタ、１０７，１０８；１
０７ａ，１０８ａ……クロツク入力線、１１１，
１１１ａ……クロツク・ラツチ、１１２，１１
３，１１４……デコード回路、１５０，１５１…
…ビツト線読取トランジスタ、１５６……出力読
取線、１６４，１６５……読取線スイツチング・
トランジスタ、１７０，１７１，１７２，１７３
……結合トランジスタ（読取ヘツド２２の禁止及
びコピー回路）、１８０，１８１，１８２，１８
３，１８４，１８５……結合トランジスタ（読取
ヘツド２３の禁止及びコピー回路）。

Claims (1)

1. 【特許請求の範囲】 １ 複数の書込線から個別にアドレス可能であり
   且つ下位乃至上位のビツト線により読取可能であ
   るセルのアレイを有する多重ポート・メモリ・シ
   ステスに於て、 各セルに結合されている下位乃至上位のワー
   ド・デコーダと、 最下位の読取部が最下位のビツト線により各セ
   ルに結合され、より上位の読取部がより上位のビ
   ツト線により各々各セルに結合されており、各々
   ビツト線読取トランジスタを有している上記ワー
   ド・デコーダと同数の読取部と、 上記のより上位のワード・デコーダ及び上記の
   より上位の読取部に結合されているアドレス比較
   手段と、 上記アドレス比較手段の出力、及びその補数に
   結合されている制御電極を各々有している結合ト
   ランジスタを含み、上記のより上位の読取部の
   各々に結合されている禁止及びコピー回路とを有
   する、 多重ポート・メモリ・システム。