JPH02105245A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH02105245A JPH02105245A JP63257538A JP25753888A JPH02105245A JP H02105245 A JPH02105245 A JP H02105245A JP 63257538 A JP63257538 A JP 63257538A JP 25753888 A JP25753888 A JP 25753888A JP H02105245 A JPH02105245 A JP H02105245A
- Authority
- JP
- Japan
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- local memory
- cpu
- access
- communication processor
- bus
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- Memory System (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、通信プロセサの有する多ポートメモリのメモ
リバスのアクセス方式に関するものである。
リバスのアクセス方式に関するものである。
従来の技術
通信プロセサのローカルメモリへのアクセスにおいて、
通信プロセサからの送信、受信処理の他に、ＣＰＵや外
部のＣＰＵなどからのアクセスが存在し、多ポート化さ
れている。したがって、ローカルメモリへのアクセスの
ために、メモリバスのアービトレーションを行う必要が
ある。そこで、通信プロセサのローカルメモリへのアク
セスを優先するものとして第５図に示すものがある（例
えば、特開昭８３−５２２５５号公報）。
通信プロセサからの送信、受信処理の他に、ＣＰＵや外
部のＣＰＵなどからのアクセスが存在し、多ポート化さ
れている。したがって、ローカルメモリへのアクセスの
ために、メモリバスのアービトレーションを行う必要が
ある。そこで、通信プロセサのローカルメモリへのアク
セスを優先するものとして第５図に示すものがある（例
えば、特開昭８３−５２２５５号公報）。
第５図において、ローカルメモリ４は、通信プロセサ１
、バスアービタ５およびシステム３２１７２部２を介し
てＣＰＵ３やシステムバス２００に接続されている外部
装置からアクセスされる。
、バスアービタ５およびシステム３２１７２部２を介し
てＣＰＵ３やシステムバス２００に接続されている外部
装置からアクセスされる。
ネットワーク１００に接続されている通信プロセサ１が
データの送信、受信のためにローカルメモリ４をアクセ
ススル場合、ＣＰＵ３やシステムパスＩ／Ｆ 部２を介
したローカルメモリ４へのアクセスに関係なくローカル
メモリ４へのリード、ライトを行う。ＣＰＵ３がローカ
ルメモリ４をアクセスする場合、ＣＰＵ３からパスアー
ビタ５に対してローカルメモリ４へのアクセス要求を出
す。
データの送信、受信のためにローカルメモリ４をアクセ
ススル場合、ＣＰＵ３やシステムパスＩ／Ｆ 部２を介
したローカルメモリ４へのアクセスに関係なくローカル
メモリ４へのリード、ライトを行う。ＣＰＵ３がローカ
ルメモリ４をアクセスする場合、ＣＰＵ３からパスアー
ビタ５に対してローカルメモリ４へのアクセス要求を出
す。
ＣＰＵ３からのアクセス要求を受信したバスｐゼタ６は
、通信プロセサ１のローカルメモリ４に対するアクセス
状況を監視し、空きが存在した場合、ＣＰＵ５に対して
ローカルメモリ４へのアクセス許可を通知する。パスア
ービタ５からの通知を受けたＣＰＵ３は、パスアービタ
６を介してローカルメモリ４をアクセスする。システム
パス２００を介してシステムパス２００に接続されてい
る外部装置からローカルメモリ４をアクセスする場合、
ローカルメモリ４へのアクセス要求は、システムバスＩ
／Ｆ部２を介してパスアービタ６にその要求を出す。シ
ステムパスＩ／Ｆ部２からのローカルメモリ４へのアク
セス要求を受信したパスアービタ６は、通信プロセサ１
ならびにＣＰＵ３のローカルメモリ４へのアクセス状況
を監視し、両方がローカルメモリ４を使用せずメモリバ
スが空きになった場合、システムパスＩ／Ｆ部に対して
、アクセス許可を通知する。パスアービタ５からのアク
セス許可を受けたシステムパスＩ／Ｆ部２は、パスアー
ビタ６を介してローカルメモリ４をアクセスする。
、通信プロセサ１のローカルメモリ４に対するアクセス
状況を監視し、空きが存在した場合、ＣＰＵ５に対して
ローカルメモリ４へのアクセス許可を通知する。パスア
ービタ５からの通知を受けたＣＰＵ３は、パスアービタ
６を介してローカルメモリ４をアクセスする。システム
パス２００を介してシステムパス２００に接続されてい
る外部装置からローカルメモリ４をアクセスする場合、
ローカルメモリ４へのアクセス要求は、システムバスＩ
／Ｆ部２を介してパスアービタ６にその要求を出す。シ
ステムパスＩ／Ｆ部２からのローカルメモリ４へのアク
セス要求を受信したパスアービタ６は、通信プロセサ１
ならびにＣＰＵ３のローカルメモリ４へのアクセス状況
を監視し、両方がローカルメモリ４を使用せずメモリバ
スが空きになった場合、システムパスＩ／Ｆ部に対して
、アクセス許可を通知する。パスアービタ５からのアク
セス許可を受けたシステムパスＩ／Ｆ部２は、パスアー
ビタ６を介してローカルメモリ４をアクセスする。
このようにして、従来の方法では、通信プロセサ、ＣＰ
Ｕならびにシステムパスからのローカルメモリへのアク
セスにおけるメモリバスアービトレーションを行ってい
る。
Ｕならびにシステムパスからのローカルメモリへのアク
セスにおけるメモリバスアービトレーションを行ってい
る。
発明が解決しようとする課題
しかしながら、このような従来の方法では、通信プロセ
サがローカルメモリへのアクセス許可っている場合、Ｃ
ＰＵならびにシステムパスを介したローカルメモリへの
アクセスが可能ではないため、それらのアクセス要求が
、通信プロセサの処理の終了まで待たされてしまい、Ｃ
ＰＵのローカルメモリアクセスのウェイトタイムが増大
し、ＣＰＵの実際の性能の低下を引き起こす課題がある
。加えてＣＰＵがローカルメモリをアクセスしている場
合、ネットワークからのデータの受信により通信プロセ
サがローカルメモリをアクセスすることにより、ＣＰＵ
からのローカルメモリへのアクセスデータの欠落を起こ
す可能性があるという課題がある。
サがローカルメモリへのアクセス許可っている場合、Ｃ
ＰＵならびにシステムパスを介したローカルメモリへの
アクセスが可能ではないため、それらのアクセス要求が
、通信プロセサの処理の終了まで待たされてしまい、Ｃ
ＰＵのローカルメモリアクセスのウェイトタイムが増大
し、ＣＰＵの実際の性能の低下を引き起こす課題がある
。加えてＣＰＵがローカルメモリをアクセスしている場
合、ネットワークからのデータの受信により通信プロセ
サがローカルメモリをアクセスすることにより、ＣＰＵ
からのローカルメモリへのアクセスデータの欠落を起こ
す可能性があるという課題がある。
本発明は、上記課題に鑑み、ＣＰＵからのローカルメモ
リへのアクセスにおけるデータの欠落を防止し、加えて
、ＣＰＵのローカルメモリへのアクセス時のウェイトタ
イムを削減することによりシステム全体の性能を向上す
ることを可能とするメモリアクセス方式を提供すること
を目的とする。
リへのアクセスにおけるデータの欠落を防止し、加えて
、ＣＰＵのローカルメモリへのアクセス時のウェイトタ
イムを削減することによりシステム全体の性能を向上す
ることを可能とするメモリアクセス方式を提供すること
を目的とする。
課題を解決するだめの手段
本発明は、ＣＰＵと通信プロセサとシステムパスを介し
た外部からのアクセスが可能な多ポートの通信プロセサ
のローカルメモリへのアクセスにおけるローカルメモリ
バスのアーピトレーシジンにおいて、通信プロセサとロ
ーカルメモリ間に時分割のローカルメモリバスを構成し
、時分割されたローカルメモリバスの各スロットに同期
して通信プロセサの送受信、ＣＰＵからのアクセスなら
びに外部装置からのアクセスを行い、ＣＰＵからローカ
ルメモリをアクセスする場合、ＣＰＵからのローカルメ
モリへのアクセス要求を常にアクティブにし、次のスロ
ットか通信プロセサからのアクセスがない空きスロット
である場合、ＣＰＵアクセス許可信号をアクティブにす
ることによって空きスロット期間に同期してＣＰＵがロ
ーカルメモリをアク、セスする。
た外部からのアクセスが可能な多ポートの通信プロセサ
のローカルメモリへのアクセスにおけるローカルメモリ
バスのアーピトレーシジンにおいて、通信プロセサとロ
ーカルメモリ間に時分割のローカルメモリバスを構成し
、時分割されたローカルメモリバスの各スロットに同期
して通信プロセサの送受信、ＣＰＵからのアクセスなら
びに外部装置からのアクセスを行い、ＣＰＵからローカ
ルメモリをアクセスする場合、ＣＰＵからのローカルメ
モリへのアクセス要求を常にアクティブにし、次のスロ
ットか通信プロセサからのアクセスがない空きスロット
である場合、ＣＰＵアクセス許可信号をアクティブにす
ることによって空きスロット期間に同期してＣＰＵがロ
ーカルメモリをアク、セスする。
また本発明は、ＣＰＵからのローカルメモリへのアクセ
スの優先度を通信プロセサおよびシステムバスを介した
ローカルメモリへのアクセスより高＜Ｌ、ＣＰＵからの
ローカルメモリへのアクセス要求を検出した場合、通信
プロセサやシステムバスを介したローカルメモリへのア
クセス要求が存在しても時分割ローカルメモリバスの最
初のスロットを強制的にＣＰＵに割り当て、ＣＰＵがそ
のスロットに同期してローカルメモリへアクセスする。
スの優先度を通信プロセサおよびシステムバスを介した
ローカルメモリへのアクセスより高＜Ｌ、ＣＰＵからの
ローカルメモリへのアクセス要求を検出した場合、通信
プロセサやシステムバスを介したローカルメモリへのア
クセス要求が存在しても時分割ローカルメモリバスの最
初のスロットを強制的にＣＰＵに割り当て、ＣＰＵがそ
のスロットに同期してローカルメモリへアクセスする。
作 用
本発明は、上記の構成により、ＣＰＵからのローカルメ
モリへのアクセスにおけるデータの欠落を防止し、また
、ＣＰＵのローカルメモリへのアクセス時のウェイトタ
イムを削減することによりシステム全体の性能を向上す
ることを可能とする。
モリへのアクセスにおけるデータの欠落を防止し、また
、ＣＰＵのローカルメモリへのアクセス時のウェイトタ
イムを削減することによりシステム全体の性能を向上す
ることを可能とする。
実施例
第１図、第２図に、本発明のメモリアクセス方式に係る
第１．第２の実施例のブロック図、第３図、第４図は各
実施例におけるローカルメモリパスの状態例を示す。な
お、第５図と共通する要素には、同一番号を付す。
第１．第２の実施例のブロック図、第３図、第４図は各
実施例におけるローカルメモリパスの状態例を示す。な
お、第５図と共通する要素には、同一番号を付す。
第１図において、送受信制御部１０、メモリバスアービ
タ２０．ローカルメモリＩ／Ｆ部３０゜ならびに、ＣＰ
ｔＪＰｔ上ス制御部４ｏからなる通信プロセサ１、シス
テムバスＩ／Ｆ部２およびＣＰＵ３がローカルメモリ４
にアクセス要求つ。
タ２０．ローカルメモリＩ／Ｆ部３０゜ならびに、ＣＰ
ｔＪＰｔ上ス制御部４ｏからなる通信プロセサ１、シス
テムバスＩ／Ｆ部２およびＣＰＵ３がローカルメモリ４
にアクセス要求つ。
また、通信プロセサ１内のローカルメモリＩ／Ｆ部４０
では、ローカルメモリ４へのアクセス時のデータ幅の制
御によ９４本の時分割ローカルメモリバスを構成する。
では、ローカルメモリ４へのアクセス時のデータ幅の制
御によ９４本の時分割ローカルメモリバスを構成する。
ネットワーク１００からのデータ送受信を行う場合、通
信プロセサ１内の送受信制御部１０は、送信ならびに受
信におけるローカルメモリ４へのアクセス要求をメモリ
バスアービタ２ｏに送る。メモリバスアービタ２０は、
時分割ローカルメモリバスの最初の２つのスロットに同
期してローカルメモリＩ／Ｆ 部４０を介してローカル
メモリ４はアクセスする。ＣＰＵ３からローカルメモリ
４にアクセスする場合、通信プロセサ１内のＣＰＵアク
セス制御部４ｏは、メモリバスアービタ２ｏに対して、
常に、ＣＰＵ３からのアクセス要求を送出する。ＣＰＵ
アクセス制御部４ｏからのアクセス要求を受信したメモ
リバスアービタ２ｏは、送信ならびに受信に続くスロッ
トの位置をＣＰＵアクセス制御部４ｏに通知する。
信プロセサ１内の送受信制御部１０は、送信ならびに受
信におけるローカルメモリ４へのアクセス要求をメモリ
バスアービタ２ｏに送る。メモリバスアービタ２０は、
時分割ローカルメモリバスの最初の２つのスロットに同
期してローカルメモリＩ／Ｆ 部４０を介してローカル
メモリ４はアクセスする。ＣＰＵ３からローカルメモリ
４にアクセスする場合、通信プロセサ１内のＣＰＵアク
セス制御部４ｏは、メモリバスアービタ２ｏに対して、
常に、ＣＰＵ３からのアクセス要求を送出する。ＣＰＵ
アクセス制御部４ｏからのアクセス要求を受信したメモ
リバスアービタ２ｏは、送信ならびに受信に続くスロッ
トの位置をＣＰＵアクセス制御部４ｏに通知する。
通知を受けたＣＰＵアクセス制御部４０は、ＣＰＵ３に
対してＣＰＵアクセス許可信号を生成し、通知する。Ｃ
ＰＵアクセス許可信号がアクティブとなったＣＰＵ３は
、該当のスロットに同期してローカルメモリ４にアクセ
スを行う。この時、システムバスＩ／Ｆ部２を介して、
ローカルメモリ４へのアクセス要求が通信プロセサ内の
メモリバスアービタ２０に送られてきてもＣＰＵ３から
のローカルメモリ４へのアクセスが終了するまでウェイ
トさせられる。第３図において、ローカルメモリ４に対
してネットワーク１００．ＣＰＵ３、システムパスＩ／
Ｆ部２からアクセス要求がある場合、スロットＴ１，６
ｏに同期してネットワーク１００からの受信に関するア
クセスがなされる。
対してＣＰＵアクセス許可信号を生成し、通知する。Ｃ
ＰＵアクセス許可信号がアクティブとなったＣＰＵ３は
、該当のスロットに同期してローカルメモリ４にアクセ
スを行う。この時、システムバスＩ／Ｆ部２を介して、
ローカルメモリ４へのアクセス要求が通信プロセサ内の
メモリバスアービタ２０に送られてきてもＣＰＵ３から
のローカルメモリ４へのアクセスが終了するまでウェイ
トさせられる。第３図において、ローカルメモリ４に対
してネットワーク１００．ＣＰＵ３、システムパスＩ／
Ｆ部２からアクセス要求がある場合、スロットＴ１，６
ｏに同期してネットワーク１００からの受信に関するア
クセスがなされる。
この時、ネットワーク１００への送信要求のため、ＣＰ
Ｕアクセス許可信号７０は、インアクティブである。ス
ロットで１２６１に同期してネットワーク１００への送
信に関するアクセスがなされる。
Ｕアクセス許可信号７０は、インアクティブである。ス
ロットで１２６１に同期してネットワーク１００への送
信に関するアクセスがなされる。
受信ならびに送信の処理がこのスロットで終了するため
ＣＰＵアクセス許可信号７０は、アクティブとなる。こ
れにより次スロットＴ１３６２に同期してＣＰＵ３から
のローカルメモリ４へのアクセスがなされる。最後にシ
ステムパスＩ／Ｆ部２を介シタローカルメモリ４へのア
クセスがなされる。
ＣＰＵアクセス許可信号７０は、アクティブとなる。こ
れにより次スロットＴ１３６２に同期してＣＰＵ３から
のローカルメモリ４へのアクセスがなされる。最後にシ
ステムパスＩ／Ｆ部２を介シタローカルメモリ４へのア
クセスがなされる。
第２図において、送受信制御部１０、メモリバスアービ
タ２０、ローカルメモリＩ／Ｆ部３０ならびにＣＰＵア
クセス要求検出部５０からなる通信プロセサ１、システ
ムバス２００に接続されている装置からの要求を受ける
システムパスＩ／Ｆ部２ならびにＣＰＵ５がローカルメ
モリ４をアクセスする。前述のようにローカルメモ！Ｊ
Ｉ／Ｆ部３０とローカルメモリ４の間には、４本の時分
割ローカルメモリバスを構成する。ネットワーク１００
からの送受信を行う場合、通信プロセサ１内の送受信制
御部１０は、メモリバスアービタ２ｏにローカルメモリ
４へのアクセス要求を送出する。送受信制御部１０から
のアクセス要求を受信したメモリバスアービタ２０は、
ＣＰＵアクセス要求検出部６０からの信号を監視し、Ｃ
ＰＵ３からのローカルメモリ４へのアクセスがない場合
は、ローカルメモ９１７２部３０の構成した４本の時分
割ローカルメモリバスの最初の２スロツトを、ＣＰＵ３
からのアクセス要求が検出された場合は、第１番目のス
ロットを除く他の３つのスロットから２つのスロットを
獲得し、それに同期してローカルメモリＩ／Ｆ部３ｏを
介してローカルメモリ４にアクセスを行う。ＣＰＵ３か
らローカルメモリ４にアクセスする場合、ＣＰＵ３は、
ＣＰＵアクセス要求検出部６０に対してローカルメモリ
４へのアクセス要求を送出する。ＣＰＵ３からのアクセ
ス要求を検出したＣＰＵアクセス要求検出部６゜は、Ｃ
ＰＵ５からローカルメモリ４へのアクセス要求があった
ことをメモリパスアービタ２ｏに通知する。通知を受信
したメモリバスアービタ２゜は、ネットワーク１００か
らの送受信処理でローカルメモリ４にアクセスを行う要
求があっても、４本の時分割ローカルメモリバスの最初
のスロットをＣＰＵ５からのアクセスに割り当てる。そ
の割り当てに基づき、最初のスロットに同期して。
タ２０、ローカルメモリＩ／Ｆ部３０ならびにＣＰＵア
クセス要求検出部５０からなる通信プロセサ１、システ
ムバス２００に接続されている装置からの要求を受ける
システムパスＩ／Ｆ部２ならびにＣＰＵ５がローカルメ
モリ４をアクセスする。前述のようにローカルメモ！Ｊ
Ｉ／Ｆ部３０とローカルメモリ４の間には、４本の時分
割ローカルメモリバスを構成する。ネットワーク１００
からの送受信を行う場合、通信プロセサ１内の送受信制
御部１０は、メモリバスアービタ２ｏにローカルメモリ
４へのアクセス要求を送出する。送受信制御部１０から
のアクセス要求を受信したメモリバスアービタ２０は、
ＣＰＵアクセス要求検出部６０からの信号を監視し、Ｃ
ＰＵ３からのローカルメモリ４へのアクセスがない場合
は、ローカルメモ９１７２部３０の構成した４本の時分
割ローカルメモリバスの最初の２スロツトを、ＣＰＵ３
からのアクセス要求が検出された場合は、第１番目のス
ロットを除く他の３つのスロットから２つのスロットを
獲得し、それに同期してローカルメモリＩ／Ｆ部３ｏを
介してローカルメモリ４にアクセスを行う。ＣＰＵ３か
らローカルメモリ４にアクセスする場合、ＣＰＵ３は、
ＣＰＵアクセス要求検出部６０に対してローカルメモリ
４へのアクセス要求を送出する。ＣＰＵ３からのアクセ
ス要求を検出したＣＰＵアクセス要求検出部６゜は、Ｃ
ＰＵ５からローカルメモリ４へのアクセス要求があった
ことをメモリパスアービタ２ｏに通知する。通知を受信
したメモリバスアービタ２゜は、ネットワーク１００か
らの送受信処理でローカルメモリ４にアクセスを行う要
求があっても、４本の時分割ローカルメモリバスの最初
のスロットをＣＰＵ５からのアクセスに割り当てる。そ
の割り当てに基づき、最初のスロットに同期して。
ＣＰＵ３は、ローカルメモリ４にアクセスを行つ。
第４図において、ＣＰＴＪアクセヌ要求８１とネットワ
ーク１００からの受信要求８２が同時にアクティグにな
った場合、第２図のメモリバスアービタ２０にオイテス
ロットＴ１１６０は、ＣＰＵ３からのアクセスに割り当
てられ、そのスロットに同期してＣＰＵ３は、ローカル
メモリ４をアクセスする。受信要求は、ウェイトされ、
次スロットＴ１゜６１が割ｇ当てられ、それに同期して
通信プロセサ１がローカルメモリ４をアクセスする。こ
の実施例の場合、スロットＴ１３６２ならびにスロット
Ｔ１４ｅ３は、空きスロットとなる。
ーク１００からの受信要求８２が同時にアクティグにな
った場合、第２図のメモリバスアービタ２０にオイテス
ロットＴ１１６０は、ＣＰＵ３からのアクセスに割り当
てられ、そのスロットに同期してＣＰＵ３は、ローカル
メモリ４をアクセスする。受信要求は、ウェイトされ、
次スロットＴ１゜６１が割ｇ当てられ、それに同期して
通信プロセサ１がローカルメモリ４をアクセスする。こ
の実施例の場合、スロットＴ１３６２ならびにスロット
Ｔ１４ｅ３は、空きスロットとなる。
このようにして、ネットワークからの送受信処理ヤシス
テムバスからのアクセスと同時にＣＰＵからのローカル
メモリへのアクセスが確実に行われ、データの欠落を防
止し、ＣＰＵからのローカルメモリへのアクセスのウェ
イトタイムを削減することが可能であるため、システム
全体の性能の向上を図ることができる。
テムバスからのアクセスと同時にＣＰＵからのローカル
メモリへのアクセスが確実に行われ、データの欠落を防
止し、ＣＰＵからのローカルメモリへのアクセスのウェ
イトタイムを削減することが可能であるため、システム
全体の性能の向上を図ることができる。
発明の効果
以上述べてきたように、本発明によれば、ＣＰＵと通信
プロセサとシステムバスを介した外部からの通信プロセ
サのローカルメモリへのアクセスを行う場合、通信プロ
セサとローカルメモリ間に時分割のローカルメモリバス
を構成し、時分割されたローカルメモリバスの各スロッ
トに同期して通信プロセサの送受信、ＣＰＵからのアク
セスならびに外部装置からのアクセスを行い、ＣＰＵか
らローカルメモリをアクセスする場合、ＣＰＵからのロ
ーカルメモリへのアクセス要求を常ニアクチイブにし、
次のスロットが通信プロセサや外部からのアクセスがな
い空きスロットである場合、ＣＰＵアクセス許可信号を
アクティブにすることによって次空きスロット期間に同
期してＣＰＵがローカルメモリをアクセスすることによ
って、まタハ、ＣＰＵからのローカルメモリへのアクセ
スの優先度を通信プロセサおよびシステムバスヲ介した
ローカルメモリへのアクセスよす高くシ、ＣＰＵからの
ローカルメモリへのアクセス要求を検出した場合、通信
プロセサやシステムバスを介したローカルメモリへのア
クセス要求が存在しても時分割ローカルメモリバスの最
初のスロットを強制的にＣＰＵに割り当て、ＣＰＵが割
り当てられた最初のスロットに同期してローカルメモリ
をアクセスすることにより、ＣＰＵからのローカルメモ
リへのアクセスにおけるデータの欠落を防止し、また、
ＣＰＵのローカルメモリへのアクセス時のウェイトタイ
ムを削減することによりシステム全体の性能を向上する
ことを可能とする。
プロセサとシステムバスを介した外部からの通信プロセ
サのローカルメモリへのアクセスを行う場合、通信プロ
セサとローカルメモリ間に時分割のローカルメモリバス
を構成し、時分割されたローカルメモリバスの各スロッ
トに同期して通信プロセサの送受信、ＣＰＵからのアク
セスならびに外部装置からのアクセスを行い、ＣＰＵか
らローカルメモリをアクセスする場合、ＣＰＵからのロ
ーカルメモリへのアクセス要求を常ニアクチイブにし、
次のスロットが通信プロセサや外部からのアクセスがな
い空きスロットである場合、ＣＰＵアクセス許可信号を
アクティブにすることによって次空きスロット期間に同
期してＣＰＵがローカルメモリをアクセスすることによ
って、まタハ、ＣＰＵからのローカルメモリへのアクセ
スの優先度を通信プロセサおよびシステムバスヲ介した
ローカルメモリへのアクセスよす高くシ、ＣＰＵからの
ローカルメモリへのアクセス要求を検出した場合、通信
プロセサやシステムバスを介したローカルメモリへのア
クセス要求が存在しても時分割ローカルメモリバスの最
初のスロットを強制的にＣＰＵに割り当て、ＣＰＵが割
り当てられた最初のスロットに同期してローカルメモリ
をアクセスすることにより、ＣＰＵからのローカルメモ
リへのアクセスにおけるデータの欠落を防止し、また、
ＣＰＵのローカルメモリへのアクセス時のウェイトタイ
ムを削減することによりシステム全体の性能を向上する
ことを可能とする。
第１図は本発明のメモリアクセス方式に係る一実施例に
おけるブロック図、第２図は本発明のメモリアクセス方
式に係る他の実施例におけるブロック図、第３図は第１
図に示した実施例におけるメモリバスの状態側図、第４
図は第２図に示した実施例におけるメモリバスの状、態
例図、第６図は従来のメモリアクセス方式に係るブロッ
ク図である。 １・・・・・・通信フロセサ、２・・・・・・ンステム
バスＩ／Ｆ部、３・・・・・ＣＰＵ、４・・・・・ロー
カルメモリ、１０・・・・・送受信制御部、２０・・・
・・・メモリバスアービタ、３０・・・・・・ローカル
メモリ アクセス制御部、５０・・・・・・ＣＰＵアクセス要求
検出部、１００・・・・・・ネットワーク、２００・・
・・・・システムバス。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名１図 第２図 第 図
おけるブロック図、第２図は本発明のメモリアクセス方
式に係る他の実施例におけるブロック図、第３図は第１
図に示した実施例におけるメモリバスの状態側図、第４
図は第２図に示した実施例におけるメモリバスの状、態
例図、第６図は従来のメモリアクセス方式に係るブロッ
ク図である。 １・・・・・・通信フロセサ、２・・・・・・ンステム
バスＩ／Ｆ部、３・・・・・ＣＰＵ、４・・・・・ロー
カルメモリ、１０・・・・・送受信制御部、２０・・・
・・・メモリバスアービタ、３０・・・・・・ローカル
メモリ アクセス制御部、５０・・・・・・ＣＰＵアクセス要求
検出部、１００・・・・・・ネットワーク、２００・・
・・・・システムバス。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名１図 第２図 第 図
Claims (2)
- （１）ＣＰＵと通信プロセサとシステムバスを介した外
部装置からのアクセスが可能な多ポートの前記通信プロ
セサのローカルメモリへのアクセスにおけるローカルメ
モリバスのアービトレーションにおいて、前記通信プロ
セサと前記ローカルメモリ間に時分割のローカルメモリ
バスを構成し、前記時分割されたローカルメモリバスの
各スロットに同期して前記通信プロセサの送受信、前記
ＣＰＵからのアクセスならびに前記外部装置からのアク
セスを行い、前記ＣＰＵから前記ローカルメモリをアク
セスする場合、前記ＣＰＵからの前記ローカルメモリへ
のアクセス要求を常にアクティブにし、次のスロットが
前記通信プロセサからのアクセスがない空きスロットで
ある場合、ＣＰＵアクセス許可信号をアクティブにする
ことによって前記空きスロット期間に同期して前記ＣＰ
Ｕが前記ローカルメモリをアクセスすることを特徴とす
るメモリアクセス方式。 - （２）ＣＰＵと通信プロセサとシステムバスを介した外
部装置からのアクセスが可能な多ポートのローカルメモ
リへのアクセスにおけるローカルメモリバスのアービト
レーションにおいて、前記通信プロセサと前記ローカル
メモリ間に時分割のローカルメモリバスを構成し、前記
時分割されたローカルメモリバスの各スロットに同期し
て前記通信プロセサの送受信、前記ＣＰＵからのアクセ
スならびに前記外部装置からのアクセスを行い、前記Ｃ
ＰＵから前記ローカルメモリをアクセスする場合、前記
ＣＰＵからの前記ローカルメモリへのアクセスの優先度
を前記通信プロセサおよび前記システムバスを介した前
記ローカルメモリへのアクセスより高くし、前記ＣＰＵ
からの前記ローカルメモリへのアクセス要求を検出した
場合、前記通信プロセサや前記システムバスを介した前
記ローカルメモリへのアクセス要求が存在しても前記時
分割ローカルメモリバスの最初のスロットを強制的に前
記ＣＰＵに割り当て前記ＣＰＵが、前記の最初のスロッ
トに同期して前記ローカルメモリをアクセスすることを
特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257538A JPH0654483B2 (ja) | 1988-10-13 | 1988-10-13 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257538A JPH0654483B2 (ja) | 1988-10-13 | 1988-10-13 | メモリアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105245A true JPH02105245A (ja) | 1990-04-17 |
| JPH0654483B2 JPH0654483B2 (ja) | 1994-07-20 |
Family
ID=17307676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257538A Expired - Fee Related JPH0654483B2 (ja) | 1988-10-13 | 1988-10-13 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654483B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011223445A (ja) * | 2010-04-13 | 2011-11-04 | Kyocera Mita Corp | 処理要求送信回路、及び情報処理装置 |
-
1988
- 1988-10-13 JP JP63257538A patent/JPH0654483B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011223445A (ja) * | 2010-04-13 | 2011-11-04 | Kyocera Mita Corp | 処理要求送信回路、及び情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654483B2 (ja) | 1994-07-20 |
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