JPH02105253A - 神経回路網シミュレータ - Google Patents
神経回路網シミュレータInfo
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- JPH02105253A JPH02105253A JP63257909A JP25790988A JPH02105253A JP H02105253 A JPH02105253 A JP H02105253A JP 63257909 A JP63257909 A JP 63257909A JP 25790988 A JP25790988 A JP 25790988A JP H02105253 A JPH02105253 A JP H02105253A
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- JP
- Japan
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- data
- units
- simulation
- layer
- ring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
神経回路網をシミュレートする神経回路網シミュレータ
に関し、 シミュレートを高速化して短時間で実行することを目的
とし、 神経回路網の中間層の複数のユニットに対応し、かつ互
いに接続されてリングを構成しており、外部より供給さ
れる複数のデータを夫々に取り込んで該リング内を巡回
させ、夫々が個別の結合の噛みを用いて該複数のデータ
の乗算累積及びシグモイド関数演算を行ない得られたデ
ータを出力する中間層の複数のシミュレートユニットと
、該神経回路網の出力層の複数のユニットに対応し、か
つ互いに接続されてリングを構成しており、該中間層の
複数のシミュレートユニット夫々より供給される中間層
の複数のデータを夫々に取込んで該リング内を巡回させ
、夫々が個別の結合の重みを用いて該中間層の複数のデ
ータの乗算累積及びシグモイド関数演算を行ない得られ
たデータを外部に出力する出力層の複数のシミュレート
ユニットとを有し構成する。
に関し、 シミュレートを高速化して短時間で実行することを目的
とし、 神経回路網の中間層の複数のユニットに対応し、かつ互
いに接続されてリングを構成しており、外部より供給さ
れる複数のデータを夫々に取り込んで該リング内を巡回
させ、夫々が個別の結合の噛みを用いて該複数のデータ
の乗算累積及びシグモイド関数演算を行ない得られたデ
ータを出力する中間層の複数のシミュレートユニットと
、該神経回路網の出力層の複数のユニットに対応し、か
つ互いに接続されてリングを構成しており、該中間層の
複数のシミュレートユニット夫々より供給される中間層
の複数のデータを夫々に取込んで該リング内を巡回させ
、夫々が個別の結合の重みを用いて該中間層の複数のデ
ータの乗算累積及びシグモイド関数演算を行ない得られ
たデータを外部に出力する出力層の複数のシミュレート
ユニットとを有し構成する。
本発明は、神経回路網をシミュレートする神経回路網シ
ミュレータに関する。
ミュレータに関する。
神経回路網にューラルネットワーク）は連想記憶装置、
パターン認識装置等への応用が考えられ開発が進んでい
る。
パターン認識装置等への応用が考えられ開発が進んでい
る。
神経回路網は第４図に示す如くユニットと呼ばれる素子
と、それらを結ぶ結線とから構成され、入力層と中間層
と出力層との３層構造である。
と、それらを結ぶ結線とから構成され、入力層と中間層
と出力層との３層構造である。
入力層のユニットＵ１〜Ｕ４は外部からの入力を受は取
り、出力層のユニットＵ１・〜Ｕ １２は網の応答を外
部に出力する。中間層のユニットＵｓ〜Ｕ９は入力層の
各ユニットからの信号を加工して出力層の各ユニットに
渡し、網構造によっては中間層が複数の層で構成される
こともある。ユニットＵＩ〜Ｕ １２夫々は同層のユニ
ット間での結合はなく、下位の層の各ユニットはその１
つ上の層の全てのユニットと結合している。
り、出力層のユニットＵ１・〜Ｕ １２は網の応答を外
部に出力する。中間層のユニットＵｓ〜Ｕ９は入力層の
各ユニットからの信号を加工して出力層の各ユニットに
渡し、網構造によっては中間層が複数の層で構成される
こともある。ユニットＵＩ〜Ｕ １２夫々は同層のユニ
ット間での結合はなく、下位の層の各ユニットはその１
つ上の層の全てのユニットと結合している。
ユニット間の結合は夫々で異なった重みを持ち、入力層
のユニットＵ１〜Ｕ４を除く中間層及び出力層の各ユニ
ットＵ５〜Ｌｌ １２夫々は１つ下の層のユニットの出
力と結合の重みとの積を、１つ下の層の全てのユニット
に渡して総和をとり、この総和から閾値を差引いた値に
非線形のシグモイド関数を施して出力とする。
のユニットＵ１〜Ｕ４を除く中間層及び出力層の各ユニ
ットＵ５〜Ｌｌ １２夫々は１つ下の層のユニットの出
力と結合の重みとの積を、１つ下の層の全てのユニット
に渡して総和をとり、この総和から閾値を差引いた値に
非線形のシグモイド関数を施して出力とする。
中間層又は出力層のｉ番目のユニットは第５図に示す如
く、１つ下の層のｊ番目のユニットの出力を■ｊとし、
上記ｉ番目のユニットと、ＨＩ目のユニットとの結合の
重みをＷｉｊとし、ｉ番目のユニットの閾値をθ・とし
、シグモイド関数の形状を決める定数をＸ。としたとき
次式で表わされる出力Ｙｉを得る。
く、１つ下の層のｊ番目のユニットの出力を■ｊとし、
上記ｉ番目のユニットと、ＨＩ目のユニットとの結合の
重みをＷｉｊとし、ｉ番目のユニットの閾値をθ・とし
、シグモイド関数の形状を決める定数をＸ。としたとき
次式で表わされる出力Ｙｉを得る。
Ｙ ・＝ｆ （ＥｊＷｉ ｊＶｊ−θｉ ） ・（
１）ｆ （ｘ ） ＝ （１＋ ｔａｎｈ （Ｘ／Ｘ
ｏ ） ） ／２・・・■ ０式がシグモイド関数を表わしている。
１）ｆ （ｘ ） ＝ （１＋ ｔａｎｈ （Ｘ／Ｘ
ｏ ） ） ／２・・・■ ０式がシグモイド関数を表わしている。
（従来の技術〕
従来、神経回路網をシミュレートする場合には計算機で
行なっている。この際のプログラムは全ユニットを下層
のユニットから順に逐次選択し、各ユニットについて（
１）式の演算を行なう。
行なっている。この際のプログラムは全ユニットを下層
のユニットから順に逐次選択し、各ユニットについて（
１）式の演算を行なう。
従来のシミュレートにおいては、各ユニットについての
演算が逐次的に行なわれるのでシミュレートに要する時
間が長いという゛問題があった。
演算が逐次的に行なわれるのでシミュレートに要する時
間が長いという゛問題があった。
本発明は上記の点に鑑みなされたもので、シミュレート
を高速化して短時間で実行する神経回路網シミュレータ
を提供することを目的とする。
を高速化して短時間で実行する神経回路網シミュレータ
を提供することを目的とする。
第１図は本発明の神経回路網シミュレータの原理ブロッ
ク図を示す。
ク図を示す。
同図中、１はＣＰＬＩで、ＣＰＵ１の出力するデータは
インターフェース回路２を介してシミュレ−タ３に供給
される。
インターフェース回路２を介してシミュレ−タ３に供給
される。
シミュレータ３は中間層の複数のシミュレートユニット
４１〜４５及び出力層の複数のシミュレートユニット５
１〜５５より構成されている。
４１〜４５及び出力層の複数のシミュレートユニット５
１〜５５より構成されている。
中間層の複数のシミュレートユニット４１〜４５は、神
経回路網の中間層の複数の：Ｌユニット対応し、かつ互
いに接続されてリングを構成しており、ＣＰＬｌｌより
供給される複数のデータを夫々に取込んでリング内を巡
回させ、夫々が個別の結合の重みを用いて複数のデータ
の乗算累積及びシグモイド関数演算を行ない得られたデ
ータを出力する。
経回路網の中間層の複数の：Ｌユニット対応し、かつ互
いに接続されてリングを構成しており、ＣＰＬｌｌより
供給される複数のデータを夫々に取込んでリング内を巡
回させ、夫々が個別の結合の重みを用いて複数のデータ
の乗算累積及びシグモイド関数演算を行ない得られたデ
ータを出力する。
出力層の複数のシミュレートユニット５１〜５５は神経
回路網の出力層の複数のユニットに対応し、かつ互いに
接続されてリングを構成しておリ、中間層の複数のシミ
ュレートユニット４１〜４５夫々より供給される中間層
の複数のデータを夫々に取り込んで該リング内を巡回さ
せ、夫々が個別の結合の重みを用いて該中間層の複数の
データの乗算累積及びシグモイド関数演算を行なう。
回路網の出力層の複数のユニットに対応し、かつ互いに
接続されてリングを構成しておリ、中間層の複数のシミ
ュレートユニット４１〜４５夫々より供給される中間層
の複数のデータを夫々に取り込んで該リング内を巡回さ
せ、夫々が個別の結合の重みを用いて該中間層の複数の
データの乗算累積及びシグモイド関数演算を行なう。
この出力層の複数のシミュレートユニット５１〜５５夫
々で得られたデータはインターフェース回路２を介して
ＣＰＬＪｌに供給される。
々で得られたデータはインターフェース回路２を介して
ＣＰＬＪｌに供給される。
本発明においては、中間層及び出力層のシミュレートユ
ニット４１〜４５、５＋〜５５夫々が同時並列に動作し
、神経回路網の各ユニットのシミュレートを行なう。こ
のためシミュレートが？：１速化し、シミュレートに要
する時間が短時間で済む。
ニット４１〜４５、５＋〜５５夫々が同時並列に動作し
、神経回路網の各ユニットのシミュレートを行なう。こ
のためシミュレートが？：１速化し、シミュレートに要
する時間が短時間で済む。
第２図はシミュレートユニットのブロック図を示す。第
１図のシミュレートユニット４１〜４５及び５１〜５５
は全て第２図の構造である。
１図のシミュレートユニット４１〜４５及び５１〜５５
は全て第２図の構造である。
第２図において、シミュレートユニット１０は端子１１
，１２．、ｌ）電１１ｆｆｌＶｏｏ、Ｖｓｓを供給され
ている。端子１３には下層からのデータが入来し端子１
４には同層のシミュレートユニットからのデータが入来
し、これらはマルチプレクサ１５に供給される。更に端
子１６．１７より入来するクロック信号ＣＬＫ、初期化
用のイニシャル信号ｒＮＴは制御回路１８に供給される
。
，１２．、ｌ）電１１ｆｆｌＶｏｏ、Ｖｓｓを供給され
ている。端子１３には下層からのデータが入来し端子１
４には同層のシミュレートユニットからのデータが入来
し、これらはマルチプレクサ１５に供給される。更に端
子１６．１７より入来するクロック信号ＣＬＫ、初期化
用のイニシャル信号ｒＮＴは制御回路１８に供給される
。
マルチプレクサ１５は制御回路１５の制御によりいずれ
か一方のデータを選択してレジスタ１９に格納する。レ
ジスタ１９に格納されたデータは端子２０から同層のシ
ミュレートユニットに供給されると共に、マルチプレク
サ２１に供給される。
か一方のデータを選択してレジスタ１９に格納する。レ
ジスタ１９に格納されたデータは端子２０から同層のシ
ミュレートユニットに供給されると共に、マルチプレク
サ２１に供給される。
マルチプレクサ２１は制御回路１８の制御により上記の
データと制御回路１８からの「−１」のデータとのいず
れか一方を選択して乗算器２２に供給する。
データと制御回路１８からの「−１」のデータとのいず
れか一方を選択して乗算器２２に供給する。
乗算器２２はｔ、ＩＩｔ［１回路１８からの＆１ｌｔｌ
ｌによりメモリ２３から読出されたデータとマルチプレ
クサ２１からのデータとを乗算してアキュムレータ２４
に供給する。アキュムレータ２４は制御回路１８のｖ制
御でリセットされた後乗詐器２２よりのデータを加算し
、その加算されたデータをシグモイド関数生成′ａ２５
に供給する。シグモイド関数生成器２５は制御回路１８
よりの指示があると、アキュムレータ２４よりのデータ
のシグモイド関数演算を行ない、その演算結果を端子２
６より出力する。
ｌによりメモリ２３から読出されたデータとマルチプレ
クサ２１からのデータとを乗算してアキュムレータ２４
に供給する。アキュムレータ２４は制御回路１８のｖ制
御でリセットされた後乗詐器２２よりのデータを加算し
、その加算されたデータをシグモイド関数生成′ａ２５
に供給する。シグモイド関数生成器２５は制御回路１８
よりの指示があると、アキュムレータ２４よりのデータ
のシグモイド関数演算を行ない、その演算結果を端子２
６より出力する。
次にシミュレータ３の動作について第３図を用いて説明
する。ここでは説明の都合上神経回路網は入力層が３ユ
ニツト、中間層が１ユニツト、出力層が２ユニツトとす
る。この場合、シミュレータ３には入力層、中間層、出
力層のうちユニット層の最も多い入力層のユニット数Ｎ
（この場合Ｎ＝３）だけ中間層、出力層夫々のシミュレ
ートユニットを用意する。これはシグモイド関数を計算
するタイミングを中間層、出力層夫々でそろえるためで
ある。従って第３図では中間層、出力層のシミュレート
ユニット数は夫々３個となり、中間層のシミュレートユ
ニット４ｚ 、４３及び出力層のシミュレートユニット
５３はダミーである。また各シミュレートユニットには
結合の重みＷｉｊ。
する。ここでは説明の都合上神経回路網は入力層が３ユ
ニツト、中間層が１ユニツト、出力層が２ユニツトとす
る。この場合、シミュレータ３には入力層、中間層、出
力層のうちユニット層の最も多い入力層のユニット数Ｎ
（この場合Ｎ＝３）だけ中間層、出力層夫々のシミュレ
ートユニットを用意する。これはシグモイド関数を計算
するタイミングを中間層、出力層夫々でそろえるためで
ある。従って第３図では中間層、出力層のシミュレート
ユニット数は夫々３個となり、中間層のシミュレートユ
ニット４ｚ 、４３及び出力層のシミュレートユニット
５３はダミーである。また各シミュレートユニットには
結合の重みＷｉｊ。
各層のシミュレートユニット数、そのシミュレートユニ
ットがどの層の何番目に位置するかの情報が予め設定さ
れている。
ットがどの層の何番目に位置するかの情報が予め設定さ
れている。
（１）最初にイニシャル信号ＩＮＩＴが入来すると各シ
ミュレートユニットの制御回路１８はマルチプレクサ１
５を端子１３よりのデータを選択するよう切換え、メモ
リ２３内のアドレスカウンタをリセットし、アキュムレ
ータ２４をクリアする。
ミュレートユニットの制御回路１８はマルチプレクサ１
５を端子１３よりのデータを選択するよう切換え、メモ
リ２３内のアドレスカウンタをリセットし、アキュムレ
ータ２４をクリアする。
更に制御回路１８内のカウンタをＮ＋１（この場合Ｎ＋
１−４）にセットする。
１−４）にセットする。
０次にクロック信号ＣＬＫが入来すると中間層のシミュ
レートユニット４１ 、４２．４３夫々のレジスタ１９
にインターフェース回路２を介して（’） （
＋） ＋１）ｃｐｕ Ｉ にす（Ｆ）７’−Ｉ
Ｖ＋ 、Ｖｚ 、Ｖｓが取込まれる。ここで、（）付の
添字は入力層を１．中間層を２．出力層を３として層を
表わしている。中間層の１番目のシミュレートユニット
４１では乗（＋）（１） 粋器２２でＷｎＶ＋が計算されアキュムレータ２４に加
算される（第３図（Ａ）の状態）。シミュレートユニッ
ト４２．４３はダミーなので計算は行なわれない。
レートユニット４１ 、４２．４３夫々のレジスタ１９
にインターフェース回路２を介して（’） （
＋） ＋１）ｃｐｕ Ｉ にす（Ｆ）７’−Ｉ
Ｖ＋ 、Ｖｚ 、Ｖｓが取込まれる。ここで、（）付の
添字は入力層を１．中間層を２．出力層を３として層を
表わしている。中間層の１番目のシミュレートユニット
４１では乗（＋）（１） 粋器２２でＷｎＶ＋が計算されアキュムレータ２４に加
算される（第３図（Ａ）の状態）。シミュレートユニッ
ト４２．４３はダミーなので計算は行なわれない。
また各シミュレートユニットの制御回路１８のカウンタ
はクロック信号ＣＬＫの入来毎に「１」だけデクリメン
トされ、メモリ２３のアドレスカウンタは「１」だけイ
ンクリメントされる。そしてマルチプレクサ１５は端子
１４よりのデータを選択するよう切り換えられる。
はクロック信号ＣＬＫの入来毎に「１」だけデクリメン
トされ、メモリ２３のアドレスカウンタは「１」だけイ
ンクリメントされる。そしてマルチプレクサ１５は端子
１４よりのデータを選択するよう切り換えられる。
０次のクロック信号ＣＬＫの入来で、各シミュレートユ
ニットは端子１４より入来する同層の隣接するシミュレ
ートユニットのレジスタ１９からのデータを取り込む。
ニットは端子１４より入来する同層の隣接するシミュレ
ートユニットのレジスタ１９からのデータを取り込む。
同層のシミュレートユニット４１〜４３．５＋〜５３は
リング状に接続されているため、シミｌレートユニット
４１はシミュ（リ レートユニット４３よりデータＶ３を受器プ取り、乗算
器２２でＷ１３Ｖ３を計算してアキュムレータ２４に加
算する（第３図（Ｂ）の状態）。
リング状に接続されているため、シミｌレートユニット
４１はシミュ（リ レートユニット４３よりデータＶ３を受器プ取り、乗算
器２２でＷ１３Ｖ３を計算してアキュムレータ２４に加
算する（第３図（Ｂ）の状態）。
（４）次のクロック信号ＣＬＫの入来で、シミュレート
ユニット４１はシミュレートユニット４３よリデータ■
２を受は取り、Ｗ１２Ｖ２を計算してアキュムレータ２
４に加算する（第３図（Ｃ）の状態）。
ユニット４１はシミュレートユニット４３よリデータ■
２を受は取り、Ｗ１２Ｖ２を計算してアキュムレータ２
４に加算する（第３図（Ｃ）の状態）。
０次のクロック信号ＣＬＫの入来時に制御回路１８のカ
ウンタは「１」であるので制御回路１８はマルチプレク
サ２１に値「−１」を供給すると共にこれを切り換えて
値「−１」を乗算器２２に供給する。またメモリ２３は
アドレスＮ＋１より閾値データθを読み出して乗算器２
２に供給する。
ウンタは「１」であるので制御回路１８はマルチプレク
サ２１に値「−１」を供給すると共にこれを切り換えて
値「−１」を乗算器２２に供給する。またメモリ２３は
アドレスＮ＋１より閾値データθを読み出して乗算器２
２に供給する。
このためシミュレートユニット４１ではアキュムレータ
２４に一θ冨が加算される（第３図（Ｄ）の状態）。
２４に一θ冨が加算される（第３図（Ｄ）の状態）。
６）次のクロック信号ＣＬＫの入来では制御回路１８は
カウンタがｒＯＪであるので、シグモイド関数生成器２
５に７キユムレータ２４の格納している値のシグモイド
関数演算を行なわせて得られたデータを端子２６より出
力させる。
カウンタがｒＯＪであるので、シグモイド関数生成器２
５に７キユムレータ２４の格納している値のシグモイド
関数演算を行なわせて得られたデータを端子２６より出
力させる。
また制御回路１８はマルチプレクサ１５を端子１３より
のデータを選択するよう切り換え、マルチプレクサ２１
をレジスタ１９よりのデータを選択するよう切り換える
。この侵訓御回路１８内のカウンタをＮ＋１にセットし
、メモリ２３内のアドレスカウンタをリセットし、アキ
ュムレータ２４をクリアする（第３図（Ｅ）の状態）。
のデータを選択するよう切り換え、マルチプレクサ２１
をレジスタ１９よりのデータを選択するよう切り換える
。この侵訓御回路１８内のカウンタをＮ＋１にセットし
、メモリ２３内のアドレスカウンタをリセットし、アキ
ュムレータ２４をクリアする（第３図（Ｅ）の状態）。
■次のクロック信号ＣＬＫの入来で、中間層のシミュレ
ートユニット４１ 、４２．４３夫々には（リ
（１） （１）次のデータＶ＋ 、Ｖ２
、Ｖ３が取込まれ、シミュ（Ｉ）（リ レートユニット４１ではＷｎＶ＋をアキュムレータ２４
に加算し、シミュレートユニット５１では（２）（ス） ＷｎＶ＋をアキュムレータ２４に加算する。シミュレー
トユニット５２は供給されるデータが「０」のためアキ
ュムレータ２４には「０」が加算される（第３図（Ｆ）
の状態）。
ートユニット４１ 、４２．４３夫々には（リ
（１） （１）次のデータＶ＋ 、Ｖ２
、Ｖ３が取込まれ、シミュ（Ｉ）（リ レートユニット４１ではＷｎＶ＋をアキュムレータ２４
に加算し、シミュレートユニット５１では（２）（ス） ＷｎＶ＋をアキュムレータ２４に加算する。シミュレー
トユニット５２は供給されるデータが「０」のためアキ
ュムレータ２４には「０」が加算される（第３図（Ｆ）
の状態）。
０次のクロック信号ＣＬＫの入来では（３）と同様の動
作で第３図（Ｇ）の状態となる。
作で第３図（Ｇ）の状態となる。
（９）次のクロック信号ＣＬＫの入来では（４）と同様
の動作で第３図（Ｈ）の状態となる。
の動作で第３図（Ｈ）の状態となる。
（１０）次のクロック信号ＣＬＫの入来では（５）とと
同様の動作で第３図（１）の状態となる。
同様の動作で第３図（１）の状態となる。
（１１）次のクロック信号ＣＬＫの入来では（６）と同
様の動作で第３図（Ｊ）の状態となる。このとき出力層
のシミュレートユニット５＋ 、５２夫々が出力するデ
ータ■（３） 、 ■Ｃ３，）はインターフ・−ス回路
２を介してＣＰ ｔＪ １に供給される。
様の動作で第３図（Ｊ）の状態となる。このとき出力層
のシミュレートユニット５＋ 、５２夫々が出力するデ
ータ■（３） 、 ■Ｃ３，）はインターフ・−ス回路
２を介してＣＰ ｔＪ １に供給される。
以下ω〜（１１）を繰り返してＮ＋２クロツク毎に出力
層のシミュレートユニット５＋ 、５２で得られたデー
タがＣＰＵ１に供給される。
層のシミュレートユニット５＋ 、５２で得られたデー
タがＣＰＵ１に供給される。
このようにシミュレータ３内のシミュレートユニット４
１〜４５ 、５＋〜５５は同時並列に動作しＵＳＮ＋２
クロック毎にシミュレート演算結果を出力するので、シ
ミュレートが高速化され短時間で実行することができる
。
１〜４５ 、５＋〜５５は同時並列に動作しＵＳＮ＋２
クロック毎にシミュレート演算結果を出力するので、シ
ミュレートが高速化され短時間で実行することができる
。
上述の如く、本発明の神経回路網シミュレータによれば
、シミュレートが高速化し、短時間でシミュレートする
ことができ、実用上きわめて有用である。
、シミュレートが高速化し、短時間でシミュレートする
ことができ、実用上きわめて有用である。
第１図は本発明のシミュレータの原理ブロック図、
第２図はシミュレートユニットの一実施例のブロック図
、 第３図は本発明のシミュレータの動作を説明するための
図、 第４図は神経回路網の構成図、 第５図はユニットを説明するための図である。 図において、 １はｃｐｕｌ ２はインターフェース回路、 ３はシミュレータ、 ４１〜４５は中間層のシミュレートユニット、５１〜５
５は出力層のシミュレートユニットを示す。 ンミエレートユニットのブロック図 第２図 本発明の厚埋ブロック図 第１図 ［ド５． Ｄ５２ ［］２５う 第 ３ 図 （その１） ロ５． ［）５□ｍ］−５゜ 第 図（その２） 圃４ｄユ４λ口４３ ｖ’Ｐ＝ｔ（ＪＰ＞ 本発明のシミュレータの動作を説明するための図第 ３
図（その３）
、 第３図は本発明のシミュレータの動作を説明するための
図、 第４図は神経回路網の構成図、 第５図はユニットを説明するための図である。 図において、 １はｃｐｕｌ ２はインターフェース回路、 ３はシミュレータ、 ４１〜４５は中間層のシミュレートユニット、５１〜５
５は出力層のシミュレートユニットを示す。 ンミエレートユニットのブロック図 第２図 本発明の厚埋ブロック図 第１図 ［ド５． Ｄ５２ ［］２５う 第 ３ 図 （その１） ロ５． ［）５□ｍ］−５゜ 第 図（その２） 圃４ｄユ４λ口４３ ｖ’Ｐ＝ｔ（ＪＰ＞ 本発明のシミュレータの動作を説明するための図第 ３
図（その３）
Claims (1)
- 【特許請求の範囲】 神経回路網の中間層の複数のユニットに対応し、かつ
互いに接続されてリングを構成しており、外部より供給
される複数のデータを夫々に取込んで該リング内を巡回
させ、夫々が個別の結合の重みを用いて該複数のデータ
の乗算累積及びシグモイド関数演算を行ない得られたデ
ータを出力する中関層の複数のシミュレートユニット（
４＿１〜４＿５）と、 該神経回路網の出力層の複数のユニットに対応し、かつ
互いに接続されてリングを構成しており、該中間層の複
数のシミュレートユニット（４＿１〜４＿５）夫々より
供給される中問層の複数のデータを夫々に取込んで該リ
ング内を巡回させ、夫々が個別の結合の重みを用いて該
中間層の複数のデータの乗算累積及びシグモイド関数演
算を行ない得られたデータを外部に出力する出力層の複
数のシミュレートユニット（５＿１〜５＿５）とを有す
ることを特徴とする神経回路網シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257909A JPH02105253A (ja) | 1988-10-13 | 1988-10-13 | 神経回路網シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257909A JPH02105253A (ja) | 1988-10-13 | 1988-10-13 | 神経回路網シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105253A true JPH02105253A (ja) | 1990-04-17 |
Family
ID=17312876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257909A Pending JPH02105253A (ja) | 1988-10-13 | 1988-10-13 | 神経回路網シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04344970A (ja) * | 1991-05-23 | 1992-12-01 | Nippon Telegr & Teleph Corp <Ntt> | ニューラルネット処理装置 |
-
1988
- 1988-10-13 JP JP63257909A patent/JPH02105253A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04344970A (ja) * | 1991-05-23 | 1992-12-01 | Nippon Telegr & Teleph Corp <Ntt> | ニューラルネット処理装置 |
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