JPH02105389A - ダイナミック型記憶装置 - Google Patents
ダイナミック型記憶装置Info
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- JPH02105389A JPH02105389A JP63257585A JP25758588A JPH02105389A JP H02105389 A JPH02105389 A JP H02105389A JP 63257585 A JP63257585 A JP 63257585A JP 25758588 A JP25758588 A JP 25758588A JP H02105389 A JPH02105389 A JP H02105389A
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- 230000006870 function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
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- 238000000034 method Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は記憶データの保持を低消費電力で行うことが可
能な非同期リフレッシュ動作機能を備えたダイナミック
型記憶装置に関するものである。
能な非同期リフレッシュ動作機能を備えたダイナミック
型記憶装置に関するものである。
従来の技術
近年、ダイナミック型記憶装置においては、ＣＭＯＳプ
ロセスの採用、回路の工夫により、大幅な低消費電力化
が達成されてきている。これによりセルフリフレッシュ
動作は外部よりリフレッシュ制御入力信号を一定期間以
」１低レベルに保つことで容易にリフレッシュ動作を低
消費電力で行うことが可能な機能として重要になってき
ており、用途として停電時に電池による小型コンピュー
タの記憶情報の保持、さらに電池駆動を行う民生用機器
における記憶情報の保持等に広がってきている。
ロセスの採用、回路の工夫により、大幅な低消費電力化
が達成されてきている。これによりセルフリフレッシュ
動作は外部よりリフレッシュ制御入力信号を一定期間以
」１低レベルに保つことで容易にリフレッシュ動作を低
消費電力で行うことが可能な機能として重要になってき
ており、用途として停電時に電池による小型コンピュー
タの記憶情報の保持、さらに電池駆動を行う民生用機器
における記憶情報の保持等に広がってきている。
以下に従来のダイナミック型記憶装置について説明する
。第３図は従来のダイナミック型記憶装置のセルフリフ
レッシュ動作機能の制御回路ブロック図、第４図はセル
フリフレッシュ動作時の外部入力信号および内部制御信
号のタイミング図を示したものである。第３図、第４図
において、１はＲＡＳ （行アドレスストローブ）入力
信号、２はＲＦＳＨ（リフレッシュ）入力信号、３はセ
ルフリフレッシュ要求受付のための制御回路、４は内部
でリフレッシュ制御信号を作るための基本クロック発生
用発振回路、５はリフレッシュ仕様を満たす周期を設定
するための分周回路、６は内部リフレッシュ制御信号を
発生するための内部リフレッシュ制御信号発生回路、７
はリフレッシュアドレス発生用内部アドレスカウンタ回
路、１１はＰ点での信号φＯ３Ｃ％ １２はＱ点での信
号φＱＳＣＤ １１３はＲ点での信号ＲＥＦ Ｉ（内部
リフレッシュ制御信号）、１４は８点での信号１ｎｔＲ
Ａｓ（内部ＲＡＳ）、１７はセルフリフレッシュ動作時
の電源電流波形である。
。第３図は従来のダイナミック型記憶装置のセルフリフ
レッシュ動作機能の制御回路ブロック図、第４図はセル
フリフレッシュ動作時の外部入力信号および内部制御信
号のタイミング図を示したものである。第３図、第４図
において、１はＲＡＳ （行アドレスストローブ）入力
信号、２はＲＦＳＨ（リフレッシュ）入力信号、３はセ
ルフリフレッシュ要求受付のための制御回路、４は内部
でリフレッシュ制御信号を作るための基本クロック発生
用発振回路、５はリフレッシュ仕様を満たす周期を設定
するための分周回路、６は内部リフレッシュ制御信号を
発生するための内部リフレッシュ制御信号発生回路、７
はリフレッシュアドレス発生用内部アドレスカウンタ回
路、１１はＰ点での信号φＯ３Ｃ％ １２はＱ点での信
号φＱＳＣＤ １１３はＲ点での信号ＲＥＦ Ｉ（内部
リフレッシュ制御信号）、１４は８点での信号１ｎｔＲ
Ａｓ（内部ＲＡＳ）、１７はセルフリフレッシュ動作時
の電源電流波形である。
以上のように構成されたダイナミック型記憶装置につい
て、以下その動作を説明する。
て、以下その動作を説明する。
第４図のように、ＲＡＳ入力信号１を高レベルのままに
して、内部回路のプリチャージ時間ｔ。
して、内部回路のプリチャージ時間ｔ。
の後、ＲＦＳＨ入力信号２を低レベルにすることにより
セルフリフレッシュ制御回路３を起動し、セルフリフレ
ッシュ動作開始を告げる信号を発生する。この信号によ
り発振回路４を始動し、非同期に内部リフレッシュ制御
信号を発生するための基本クロックφｏｓｃｌｌを発生
し、さらに分周回路５を用いて分周を行い、記憶装置の
リフレッシュ仕様を満たすように周期Ｔに設定した信号
φ０３ＣＤ１２を発生ずる。信号φｏｓｃＤ１２は内部
リフレッシュ制御信号発生回路６で波形整形、パルス幅
最適化を行い、ＲＥＦＩ（内部リフレッシュ制御信号）
１３を発生し、これと外部ＲＡＳ信号とのＮＡＮＤ論理
をとり、その出力をＩｎｔＲＡＳ（内部ＲＡＳ信号）１
４とする。内部ＲＡＳ信号の発生により一連のリフレッ
シュ動作、すなわち内部アドレスカウンタによる行アド
レスのラッチとデコードを行い、ワード線の選択を行っ
た後、ワード線レベルを高レベルにして記憶セルアクセ
ス用スイッヂングトランジスタを活性化し、記憶情報の
ビット線への読に出しを行いセンスアンプで増幅した後
、ワード線レベルを低レベルにして記憶情報の再書き込
みを行うまでの動作が可能となる。
セルフリフレッシュ制御回路３を起動し、セルフリフレ
ッシュ動作開始を告げる信号を発生する。この信号によ
り発振回路４を始動し、非同期に内部リフレッシュ制御
信号を発生するための基本クロックφｏｓｃｌｌを発生
し、さらに分周回路５を用いて分周を行い、記憶装置の
リフレッシュ仕様を満たすように周期Ｔに設定した信号
φ０３ＣＤ１２を発生ずる。信号φｏｓｃＤ１２は内部
リフレッシュ制御信号発生回路６で波形整形、パルス幅
最適化を行い、ＲＥＦＩ（内部リフレッシュ制御信号）
１３を発生し、これと外部ＲＡＳ信号とのＮＡＮＤ論理
をとり、その出力をＩｎｔＲＡＳ（内部ＲＡＳ信号）１
４とする。内部ＲＡＳ信号の発生により一連のリフレッ
シュ動作、すなわち内部アドレスカウンタによる行アド
レスのラッチとデコードを行い、ワード線の選択を行っ
た後、ワード線レベルを高レベルにして記憶セルアクセ
ス用スイッヂングトランジスタを活性化し、記憶情報の
ビット線への読に出しを行いセンスアンプで増幅した後
、ワード線レベルを低レベルにして記憶情報の再書き込
みを行うまでの動作が可能となる。
以上の構成により、非同期内部ＲＡＳ信号１４によるセ
ルフリフレッシュ動作の開始は、ＲＦ Ｓ Ｈ入力信号
２が低レベルとなり時間Ｔ／２が経過してから行われ、
これ以後ＲＦＳＨ入力信号２を低レベル、ＲＡＳ入力信
号１を高レベルに保ち続ける限りリフレッシュ動作が繰
り返される。セルフリフレッシュ動作の終了はＲＦ Ｓ
Ｈ入力信号２を高レベルにすることにより行われ、こ
の時内部発振回路４の停止、分周回路５および内部アド
レスカウンタ７の初期化が行われる。
ルフリフレッシュ動作の開始は、ＲＦ Ｓ Ｈ入力信号
２が低レベルとなり時間Ｔ／２が経過してから行われ、
これ以後ＲＦＳＨ入力信号２を低レベル、ＲＡＳ入力信
号１を高レベルに保ち続ける限りリフレッシュ動作が繰
り返される。セルフリフレッシュ動作の終了はＲＦ Ｓ
Ｈ入力信号２を高レベルにすることにより行われ、こ
の時内部発振回路４の停止、分周回路５および内部アド
レスカウンタ７の初期化が行われる。
発明が解決しようとする課題
しかしながら上記従来の構成では、量産時に記憶装置の
セルフリフレッシュ動作を保証するにあたり、内部リフ
レッシュ制御信号ＲＥＦ１１３が設計目標どおりの周期
で発生されていることを記憶装置外部より記憶動作機能
検査装置を用いて直接検査を行うことは困難である。こ
のため記憶装置へデータの書き込みを行い、続いてリフ
レッシュ動作を行わずに記憶情報の保持可能な時間を超
えるまでセルフリフレッシュ動作を行った後、記憶デー
タを読み出し、期待値との一致を確認する方法で検査を
行わなければならず、記憶情報の保持特性の優れた記憶
装置を検査する際には時間を要して効率的でない。又、
セルフリフレッシュ動作時の内部リフレッシュ制御信号
ＲＥＦ Ｉ １３は低消費電力化のため、周期は数十μ
ｓ以上と極めて低周波数で動作し、この時の電源電流波
形は第４図の１７に示すように内部リフレッシュ制御信
号ＲＥＦ１１３の周期に一致して１００〜２００ｍＡ程
度のピークを持ち、数＋ｎＳの幅をもつ。
セルフリフレッシュ動作を保証するにあたり、内部リフ
レッシュ制御信号ＲＥＦ１１３が設計目標どおりの周期
で発生されていることを記憶装置外部より記憶動作機能
検査装置を用いて直接検査を行うことは困難である。こ
のため記憶装置へデータの書き込みを行い、続いてリフ
レッシュ動作を行わずに記憶情報の保持可能な時間を超
えるまでセルフリフレッシュ動作を行った後、記憶デー
タを読み出し、期待値との一致を確認する方法で検査を
行わなければならず、記憶情報の保持特性の優れた記憶
装置を検査する際には時間を要して効率的でない。又、
セルフリフレッシュ動作時の内部リフレッシュ制御信号
ＲＥＦ Ｉ １３は低消費電力化のため、周期は数十μ
ｓ以上と極めて低周波数で動作し、この時の電源電流波
形は第４図の１７に示すように内部リフレッシュ制御信
号ＲＥＦ１１３の周期に一致して１００〜２００ｍＡ程
度のピークを持ち、数＋ｎＳの幅をもつ。
このためセルフリフレッシュ動作時の電源電流の測定は
可変積分機能の付いた高価な電流計が必要になるという
問題点を有していた。
可変積分機能の付いた高価な電流計が必要になるという
問題点を有していた。
本発明は上記問題点を解決するもので、セルフリフレッ
シュ動作機能確認のための検査と、セルフリフレッシュ
動作時の電源電流測定を矧時間に効率的に行うことので
きるダイナミック型記憶装置を提供することを目的とす
る。
シュ動作機能確認のための検査と、セルフリフレッシュ
動作時の電源電流測定を矧時間に効率的に行うことので
きるダイナミック型記憶装置を提供することを目的とす
る。
課題を解決するための手段
この目的を達成するために、本発明のダイナミック型記
憶装置は、内部発生によるリフレッシュ制御信号の周期
を内部アドレスカウンタの出力を利用して計測する機能
を有する構成とするものである。
憶装置は、内部発生によるリフレッシュ制御信号の周期
を内部アドレスカウンタの出力を利用して計測する機能
を有する構成とするものである。
作用
この構成により、記憶装置へデータの書き込みを行いセ
ルフリフレッシュ動作を行った後、記憶データを読み出
し期待値上の一致を確認する検査方法を行うことなく直
接セルフリフレッシュ時の内部発生リフレッシュ制御信
号の動作を確認することができ、検査時間の短縮、効率
化が可能となる。また、内部発生リフレッシュ制御信号
の周期を計測できれば、通常の１積分機能を持たない電
流計で測定可能な動作周期（数百ｎＳ）の外部制御信号
によるリフレッシュ動作時の電源電流値を測定すれば、
上記セルフリフレッシュの動作周期より比例計算により
概算することができる。
ルフリフレッシュ動作を行った後、記憶データを読み出
し期待値上の一致を確認する検査方法を行うことなく直
接セルフリフレッシュ時の内部発生リフレッシュ制御信
号の動作を確認することができ、検査時間の短縮、効率
化が可能となる。また、内部発生リフレッシュ制御信号
の周期を計測できれば、通常の１積分機能を持たない電
流計で測定可能な動作周期（数百ｎＳ）の外部制御信号
によるリフレッシュ動作時の電源電流値を測定すれば、
上記セルフリフレッシュの動作周期より比例計算により
概算することができる。
実施例
以下本発明の実施例について図面を参照しながら説明す
る。第１図は本実施例におけるダイナミック型記憶装置
のセルフリフレッシュ動作機能の制御回路のブロック図
、第２図はセルフリフレッシュ動作時の内部発生リフレ
ッシュ制御信号の周期を計測する際の外部入力制御信号
および内部制御信号のタイミング図を示したものである
。９はＴ Ｅ Ｓ Ｔ（テスト）入力信号、１．０ （
Ａｏ＝ＡＮ）は外部アドレス入力端子、１５（ａｏ＝ａ
ｏ）は内部アドレスカウンタ回路７の出力であり、ａｏ
は最下位ビット、ａｏは最下位ビット、８はアドレスバ
ッファ回路、１６はトランスファゲートである。なお１
．２．３．４，５，６．７，１１．１２゜１３．１４は
従来例の構成と同じものである。
る。第１図は本実施例におけるダイナミック型記憶装置
のセルフリフレッシュ動作機能の制御回路のブロック図
、第２図はセルフリフレッシュ動作時の内部発生リフレ
ッシュ制御信号の周期を計測する際の外部入力制御信号
および内部制御信号のタイミング図を示したものである
。９はＴ Ｅ Ｓ Ｔ（テスト）入力信号、１．０ （
Ａｏ＝ＡＮ）は外部アドレス入力端子、１５（ａｏ＝ａ
ｏ）は内部アドレスカウンタ回路７の出力であり、ａｏ
は最下位ビット、ａｏは最下位ビット、８はアドレスバ
ッファ回路、１６はトランスファゲートである。なお１
．２．３．４，５，６．７，１１．１２゜１３．１４は
従来例の構成と同じものである。
以上のように構成された本実施例のダイナミック型記憶
装置について、以下その動作を説明する。セルフリフレ
ッシュ動作受付後は内部発生リフレッシュ制御信号ＲＥ
Ｆ１１３、これに続く内部ＲＡＳ信号１４によりセルフ
リフレッシュ動作が繰り返される。リフレッシュアドレ
スは内部発生リフレッシュ制御信号ＲＥＦ１１３のパル
スが発生するたびに内部アドレスカウンタ回路７により
カウントアツプされ、内部アドレスカウンタ回路７の出
力ａＱ−ａｏはそれぞれアドレスバッファ回路８へ送ら
れリフレッシュアドレスとして取り込まれる。上記セル
フリフレッシュ動作時の内部発生リフレッシュ制御信号
ＲＥＦ１１３の周期を計測するためには、セルフリフレ
ッシュ受付後の経過時間とその間に発生したリフレッシ
ュ制御信号のパルスの個数を知ればよい。このパルスの
個数をＭとすると内部アドレスカウンタ回路７の出力ａ
Ｑ −ａ ｎが高レベルの時１、低レベルの時０とす
れば Ｍ ＝２ｎ＠ａｏ＋２ｎ”ａ、−１＋ −＝ ＋２・ａ
ｌ ＋ａ。
装置について、以下その動作を説明する。セルフリフレ
ッシュ動作受付後は内部発生リフレッシュ制御信号ＲＥ
Ｆ１１３、これに続く内部ＲＡＳ信号１４によりセルフ
リフレッシュ動作が繰り返される。リフレッシュアドレ
スは内部発生リフレッシュ制御信号ＲＥＦ１１３のパル
スが発生するたびに内部アドレスカウンタ回路７により
カウントアツプされ、内部アドレスカウンタ回路７の出
力ａＱ−ａｏはそれぞれアドレスバッファ回路８へ送ら
れリフレッシュアドレスとして取り込まれる。上記セル
フリフレッシュ動作時の内部発生リフレッシュ制御信号
ＲＥＦ１１３の周期を計測するためには、セルフリフレ
ッシュ受付後の経過時間とその間に発生したリフレッシ
ュ制御信号のパルスの個数を知ればよい。このパルスの
個数をＭとすると内部アドレスカウンタ回路７の出力ａ
Ｑ −ａ ｎが高レベルの時１、低レベルの時０とす
れば Ｍ ＝２ｎ＠ａｏ＋２ｎ”ａ、−１＋ −＝ ＋２・ａ
ｌ ＋ａ。
となる。そこで本実施例において、記憶装置外部に内部
アドレスカウンタ回路７の出力ａｏ””ａｎを出すこと
が可能な構成とじている。すなわち、ＲＦＳＨ入力信号
２が低レベルとなり、セルフリフレッシュ動作開始から
時間ｔＤ後にＴＥＳＴ（テスト）入力信号９を低レベル
にすると、トランスファゲート１６がオンし、内部アド
レスカウンタ回路７の出力ａｏ〜ａｏがそれぞれ外部ア
ドレス入力端子１０（Ａｏ＝ＡＮ）に出力される。そこ
で各外部アドレス入力端子ＡＣ＋−ＡＮの出力電圧レベ
ルの高低を比較器（図示せず）により判定し、上記計算
を行うことにより、ｔＤ間に発生した内部発生リフレッ
シュ制御信号ＲＥＦ Ｉ １３のパルス数を知ることが
でき、周期はＴ＝ｔｏ／Ｍで求めることが可能となる。
アドレスカウンタ回路７の出力ａｏ””ａｎを出すこと
が可能な構成とじている。すなわち、ＲＦＳＨ入力信号
２が低レベルとなり、セルフリフレッシュ動作開始から
時間ｔＤ後にＴＥＳＴ（テスト）入力信号９を低レベル
にすると、トランスファゲート１６がオンし、内部アド
レスカウンタ回路７の出力ａｏ〜ａｏがそれぞれ外部ア
ドレス入力端子１０（Ａｏ＝ＡＮ）に出力される。そこ
で各外部アドレス入力端子ＡＣ＋−ＡＮの出力電圧レベ
ルの高低を比較器（図示せず）により判定し、上記計算
を行うことにより、ｔＤ間に発生した内部発生リフレッ
シュ制御信号ＲＥＦ Ｉ １３のパルス数を知ることが
でき、周期はＴ＝ｔｏ／Ｍで求めることが可能となる。
なお周期の測定にはＴＥＳＴ端子を用いるため。パッケ
ージの端子構成上ＮＣ端子がある記憶装置にのみ適用可
能となるが、封止前のウェハ状態で測定すれば汎用性の
面からも問題はない。
ージの端子構成上ＮＣ端子がある記憶装置にのみ適用可
能となるが、封止前のウェハ状態で測定すれば汎用性の
面からも問題はない。
発明の効果
以上のように本発明によれば、内部発生によるリフレッ
シュ制御信号の周期を内部アドレスカウンタ回路の出力
を利用して計測することが可能となり、セルフリフレッ
シュ動作確認のための検査とセルフリフレッシュ動作時
の電源電流測定を短時間に効率的に行えるダイナミック
型記憶装置を実現することができる。
シュ制御信号の周期を内部アドレスカウンタ回路の出力
を利用して計測することが可能となり、セルフリフレッ
シュ動作確認のための検査とセルフリフレッシュ動作時
の電源電流測定を短時間に効率的に行えるダイナミック
型記憶装置を実現することができる。
第１図は本発明の一実施例におけるダイナミック型記憶
装置のセルフリフレッシュ動作機能の制御回路ブロック
図、第２図はセルフリフレッシュ動作時の内部発生リフ
レッシュ制御信号の周期を計測する際の外部入力制御信
号および内部制御信号のタイミング図、第３図は従来の
ダイナミック型記憶装置のセルフリフレッシュ動作機能
の制御回路ブロック図、第４図は従来のセルフリフレッ
シュ動作時の外部入力信号および内部制御信号のタイミ
ング図である。 １・・・・・・ＲＡＳ入力信号、２・・・・・・ＲＦＳ
Ｈ入力信号、３・・・・・・セルフリフレッシュ要求受
付のための制御回路、４・・・・・・内部リフレッシュ
制御信号を作るための基本クロック発生用発振回路、５
・・・・・・分周回路、６・・・・・・内部リフレッシ
ュ制御信号発生制御回路、７・・・・・・リフレッシュ
アドレス発生用内部アドレスカウンタ回路、８・・・・
・・アドレスバッファ回路、９・・・・・・ＴＥＳＴ入
力信号、１０・・・・・・外部入力端子ＡＯ−ＡＮ、１
１・・・・・・Ｐ点における信号φｏｓｃ、１２・・・
・・・Ｑ点における信号φ０ＳＣＤ％ １３・・・・・
・Ｒ点における信号ＲＥＦＩ、１４・・・・・・８点に
おける信号ｒｎｔＲＡｓ、１５・・・・・・内部アドレ
スカウンタの出力ａＱ−ａｎ、１６・・・・・・トラン
スファゲート、１７・・・・・・セルフリフレッシュ動
作時の電流波形。
装置のセルフリフレッシュ動作機能の制御回路ブロック
図、第２図はセルフリフレッシュ動作時の内部発生リフ
レッシュ制御信号の周期を計測する際の外部入力制御信
号および内部制御信号のタイミング図、第３図は従来の
ダイナミック型記憶装置のセルフリフレッシュ動作機能
の制御回路ブロック図、第４図は従来のセルフリフレッ
シュ動作時の外部入力信号および内部制御信号のタイミ
ング図である。 １・・・・・・ＲＡＳ入力信号、２・・・・・・ＲＦＳ
Ｈ入力信号、３・・・・・・セルフリフレッシュ要求受
付のための制御回路、４・・・・・・内部リフレッシュ
制御信号を作るための基本クロック発生用発振回路、５
・・・・・・分周回路、６・・・・・・内部リフレッシ
ュ制御信号発生制御回路、７・・・・・・リフレッシュ
アドレス発生用内部アドレスカウンタ回路、８・・・・
・・アドレスバッファ回路、９・・・・・・ＴＥＳＴ入
力信号、１０・・・・・・外部入力端子ＡＯ−ＡＮ、１
１・・・・・・Ｐ点における信号φｏｓｃ、１２・・・
・・・Ｑ点における信号φ０ＳＣＤ％ １３・・・・・
・Ｒ点における信号ＲＥＦＩ、１４・・・・・・８点に
おける信号ｒｎｔＲＡｓ、１５・・・・・・内部アドレ
スカウンタの出力ａＱ−ａｎ、１６・・・・・・トラン
スファゲート、１７・・・・・・セルフリフレッシュ動
作時の電流波形。
Claims (1)
- リフレッシュ動作に必要な制御信号を内部で発生し、外
部と非同期にリフレッシュを行うセルフリフレッシュ動
作が可能なダイナミック型記憶装置において、上記内部
発生によるリフレッシュ制御信号の周期を内部アドレス
カウンタの出力を利用して計測する手段を有することを
特徴とするダイナミック型記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257585A JPH02105389A (ja) | 1988-10-13 | 1988-10-13 | ダイナミック型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257585A JPH02105389A (ja) | 1988-10-13 | 1988-10-13 | ダイナミック型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105389A true JPH02105389A (ja) | 1990-04-17 |
| JPH0434233B2 JPH0434233B2 (ja) | 1992-06-05 |
Family
ID=17308311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257585A Granted JPH02105389A (ja) | 1988-10-13 | 1988-10-13 | ダイナミック型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105389A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992009083A1 (en) * | 1990-11-20 | 1992-05-29 | Oki Electric Industry Co., Ltd. | Synchronous semiconductor memory |
| JPH05159570A (ja) * | 1991-12-05 | 1993-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5418754A (en) * | 1993-02-10 | 1995-05-23 | Nec Corporation | Dynamic random access memory device with self-refresh cycle time directly measurable at data pin |
| JP2009020933A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、発振方法及びメモリ装置 |
| JP2011235940A (ja) * | 2010-05-12 | 2011-11-24 | Masaru Suzuki | 食品分割保存容器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853085A (ja) * | 1981-09-22 | 1983-03-29 | Nec Corp | 擬似スタテイツク半導体メモリ |
| JPS5938997A (ja) * | 1982-08-27 | 1984-03-03 | Nec Corp | 記憶装置 |
-
1988
- 1988-10-13 JP JP63257585A patent/JPH02105389A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5853085A (ja) * | 1981-09-22 | 1983-03-29 | Nec Corp | 擬似スタテイツク半導体メモリ |
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| JP2011235940A (ja) * | 2010-05-12 | 2011-11-24 | Masaru Suzuki | 食品分割保存容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434233B2 (ja) | 1992-06-05 |
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