JPH02105391A - プリチャージ回路 - Google Patents
プリチャージ回路Info
- Publication number
- JPH02105391A JPH02105391A JP63258691A JP25869188A JPH02105391A JP H02105391 A JPH02105391 A JP H02105391A JP 63258691 A JP63258691 A JP 63258691A JP 25869188 A JP25869188 A JP 25869188A JP H02105391 A JPH02105391 A JP H02105391A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- circuit
- gate control
- control signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000004720 fertilization Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプリチャージ回路に係り、特にランダム・アク
セス・メモリ（ＲＡＭ）やリード・オンリ・メモ’Ｊ（
ＲＯＭ）等に使用されているプリチャージ回路に関する
。
セス・メモリ（ＲＡＭ）やリード・オンリ・メモ’Ｊ（
ＲＯＭ）等に使用されているプリチャージ回路に関する
。
従来、この種のプリチャージ回路は、第３図に示すよう
に、竿ｌのＭＯＳ）ランジスタｌと第２のＭＯＳトラン
ジスタ２のソース端子を各々ＶＣＣ電源に接続し、第１
のＭＯＳ）ランジスタ１のドレイン端子と第３のＭＯＳ
）ランジスタ３のソース端子とを接続すると共に第１の
ビット（ｂｉｔ）線９に接続し、又第２のＭＯＳトラン
ジスタ２のドレイン端子と第３のＭＯＳトランジスタ３
のドレイン端子とを接続すると共に第２のピッ）（ｂｉ
ｔ）１０線に接続し、さらに第１から第３のＭＯＳ ト
ランジスタ１．２．３ の各ゲート端子にゲート制御
信号ｌｓ６を接続した構成をとっていた。
に、竿ｌのＭＯＳ）ランジスタｌと第２のＭＯＳトラン
ジスタ２のソース端子を各々ＶＣＣ電源に接続し、第１
のＭＯＳ）ランジスタ１のドレイン端子と第３のＭＯＳ
）ランジスタ３のソース端子とを接続すると共に第１の
ビット（ｂｉｔ）線９に接続し、又第２のＭＯＳトラン
ジスタ２のドレイン端子と第３のＭＯＳトランジスタ３
のドレイン端子とを接続すると共に第２のピッ）（ｂｉ
ｔ）１０線に接続し、さらに第１から第３のＭＯＳ ト
ランジスタ１．２．３ の各ゲート端子にゲート制御
信号ｌｓ６を接続した構成をとっていた。
前述した従来のプリチャージ回路では、第４図に示す様
に、ゲート制御信号線６のゲート制御信号をクロック半
周期を利用して発生している。そのためクロックの変化
点１１に於いては、ゲート制御信号と後述のアドレス制
御信号との衝突が発生し、不用な電流がプリチャージ回
路本体から流れると共に、メモリデータが安定するまで
に多大の時間を要する欠点がある。
に、ゲート制御信号線６のゲート制御信号をクロック半
周期を利用して発生している。そのためクロックの変化
点１１に於いては、ゲート制御信号と後述のアドレス制
御信号との衝突が発生し、不用な電流がプリチャージ回
路本体から流れると共に、メモリデータが安定するまで
に多大の時間を要する欠点がある。
又、プリチャージに要する時間が不明確であり、一般に
プリチャージ時間に余裕をもたせである。
プリチャージ時間に余裕をもたせである。
そのため、ＲＡＭとＲＯＭを高速に動作させる上でその
プリチャージ時間の余裕分だけ、スピードを上げること
が出来ないという欠点がある。
プリチャージ時間の余裕分だけ、スピードを上げること
が出来ないという欠点がある。
本発明の目的は、前記欠点が解決され、不用な電流が流
れることなく、高速に動作させるようにしたプリチャー
ジ回路を提供することにある。
れることなく、高速に動作させるようにしたプリチャー
ジ回路を提供することにある。
本発明のプリチャージ回路の構成は、第１．第２、第３
のトランジスタと、これらのトランジスタのゲート端子
を制御するゲート制御回路とを備え、前記第１のトラン
ジスタと前記第２のトランジスタの第１の端子を各々電
源に接続し、前記第１のトランジスタの第２の端子と前
記第３のトランジスタの第１の端子とを共通接続すると
共に第１のビット線に接続し、前記第２のトランジスタ
の第２の端子と前記第３のトランジスタの第２の端子と
を共通接続すると共に第２のビット線に接続し、前記第
１．第２．第３のトランジスタのゲート端子を前記ゲー
ト制御回路の出力に接続し、前記第１のビット線に接続
したフィードバック線とゲート制御信号線とを前記ゲー
ト制御回路の入力に接続したことを特徴とする。
のトランジスタと、これらのトランジスタのゲート端子
を制御するゲート制御回路とを備え、前記第１のトラン
ジスタと前記第２のトランジスタの第１の端子を各々電
源に接続し、前記第１のトランジスタの第２の端子と前
記第３のトランジスタの第１の端子とを共通接続すると
共に第１のビット線に接続し、前記第２のトランジスタ
の第２の端子と前記第３のトランジスタの第２の端子と
を共通接続すると共に第２のビット線に接続し、前記第
１．第２．第３のトランジスタのゲート端子を前記ゲー
ト制御回路の出力に接続し、前記第１のビット線に接続
したフィードバック線とゲート制御信号線とを前記ゲー
ト制御回路の入力に接続したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の自己制御形プリチャー
ジ回路を示す回路図である。第１図において、本実施例
の自己制御形プリチャージ回路は、第１のＭＯＳ）ラン
ジスタ１のソース端子、及び第２のＭＯＳトランジスタ
２のソース端子を各々電源電圧（Ｖｃｃ）に接続し、第
１のＭＯＳトランジスタ１のドレイン端子は、第３のＭ
ＯＳトランジスタ３のソース端子に接続すると共に第１
のｂｉｔ線９に接続し、第２のＭＯＳトランジスタ２の
ドレイン端子は第３のＭＯＳ）ランジスタ３のドレイン
端子に接続すると共に第２のｂｉｔ線１゜に接続し、第
１．第２．第３のＭＯＳ）ランジスタ１． ２． ３の
ゲート端子は、ゲート制御回路４の出力に接続し、ゲー
ト制御回路４の入力に第１のｂｉｔ線９に接続したフィ
ードバック線５とゲート制御信号１Ｉｓ６とを接続する
。
ジ回路を示す回路図である。第１図において、本実施例
の自己制御形プリチャージ回路は、第１のＭＯＳ）ラン
ジスタ１のソース端子、及び第２のＭＯＳトランジスタ
２のソース端子を各々電源電圧（Ｖｃｃ）に接続し、第
１のＭＯＳトランジスタ１のドレイン端子は、第３のＭ
ＯＳトランジスタ３のソース端子に接続すると共に第１
のｂｉｔ線９に接続し、第２のＭＯＳトランジスタ２の
ドレイン端子は第３のＭＯＳ）ランジスタ３のドレイン
端子に接続すると共に第２のｂｉｔ線１゜に接続し、第
１．第２．第３のＭＯＳ）ランジスタ１． ２． ３の
ゲート端子は、ゲート制御回路４の出力に接続し、ゲー
ト制御回路４の入力に第１のｂｉｔ線９に接続したフィ
ードバック線５とゲート制御信号１Ｉｓ６とを接続する
。
以上の様な回路素子を含み、構成することにより、メモ
リ回路に於けるプリチャージ回路となる。
リ回路に於けるプリチャージ回路となる。
ここで、ゲート制御回路４は、ゲート制御信号線６から
入ってくるゲート制御信号により、第１゜第２．第３の
ＭＯＳトランジスタのゲートを制御する信号を作り出す
と共に、第１のｂｉｔ線、及び第２のｂｉｔ線の電圧が
最適な値になった時、フィードバック線５を通して、ゲ
ート制御回路４にその情報が送られ、第１．第２．第３
のＭＯＳトランジスタのゲート信号をＯＦＦする機能を
もつ。
入ってくるゲート制御信号により、第１゜第２．第３の
ＭＯＳトランジスタのゲートを制御する信号を作り出す
と共に、第１のｂｉｔ線、及び第２のｂｉｔ線の電圧が
最適な値になった時、フィードバック線５を通して、ゲ
ート制御回路４にその情報が送られ、第１．第２．第３
のＭＯＳトランジスタのゲート信号をＯＦＦする機能を
もつ。
また、第１のＭＯＳ）ランジスタｌ、第２のＭＯＳトラ
ンジスタ２、及び第３のＭＯ８Ｉ−ランジスタ３は、Ｎ
チャネルＭＯＳ）ランジスタ、又はＰチャネルＭＯ８Ｉ
−ランジスタにより構成する。
ンジスタ２、及び第３のＭＯ８Ｉ−ランジスタ３は、Ｎ
チャネルＭＯＳ）ランジスタ、又はＰチャネルＭＯ８Ｉ
−ランジスタにより構成する。
一般にＮチャネルＭＯＳ）ランジスタで構成されている
ため、以下の説明は第１．第２．第３のＭＯＳトランジ
ーＸ夕１，２．３をＮｆヤネｋＭＯＳトランジスタで構
成した場合について述べる。ＰチャネルＭＯＳトランジ
スタで構成した場合は、ゲート制御電圧のレベルが逆に
なる。
ため、以下の説明は第１．第２．第３のＭＯＳトランジ
ーＸ夕１，２．３をＮｆヤネｋＭＯＳトランジスタで構
成した場合について述べる。ＰチャネルＭＯＳトランジ
スタで構成した場合は、ゲート制御電圧のレベルが逆に
なる。
ゲート制御回路４は、ゲート制御信号線６の信号がＬ”
の時は、ゲート制御回路４の出力はＬ”を発生させ、第
１．第２．第３のＭＯＳ）ランジスタ１．２．３ を
ＯＦＦ状態に保つ。次にゲート制御信号がＨ”になると
、ゲート制御回路４の出力はＨＩＩを発生させ、第１．
第２．第３のＭＯＳトランジスタｔ、２．３ ｅＯＮ
Ｋし、第１のｂｉｔ線９及び第２のｂｉｔ線１ｏをプリ
チャ−ジする。プリチャージ電圧がトランジスタのゲー
ト１段落ちになった時、その電圧情報は、フィードバッ
ク線５を通して、ゲート制御回路４に入力される。それ
により、ゲート制御回路４はゲート制御信号が入ってい
ても、その出力を′Ｌ”に落し、第１．第２．第３のＭ
ＯＳ）ランジスタ１゜２．３をＯＦＦにする。
の時は、ゲート制御回路４の出力はＬ”を発生させ、第
１．第２．第３のＭＯＳ）ランジスタ１．２．３ を
ＯＦＦ状態に保つ。次にゲート制御信号がＨ”になると
、ゲート制御回路４の出力はＨＩＩを発生させ、第１．
第２．第３のＭＯＳトランジスタｔ、２．３ ｅＯＮ
Ｋし、第１のｂｉｔ線９及び第２のｂｉｔ線１ｏをプリ
チャ−ジする。プリチャージ電圧がトランジスタのゲー
ト１段落ちになった時、その電圧情報は、フィードバッ
ク線５を通して、ゲート制御回路４に入力される。それ
により、ゲート制御回路４はゲート制御信号が入ってい
ても、その出力を′Ｌ”に落し、第１．第２．第３のＭ
ＯＳ）ランジスタ１゜２．３をＯＦＦにする。
ゲート制御回路４は以上の様な動作を実行するように回
路を組む。ゲート制御回路４をプリチャージ回路に設け
ることにより、第１のｂｉｔ線９のプリチャージ時間の
自己制御を可能にする。プリチャージの電圧値及び速さ
に関しては、第１．第２、第３のＭＯＳ）ランジスタ１
．２．３ の■Ｔ及びゲート長、ゲート幅を変えるこ
とにより、任意の値を得ることが出来る。
路を組む。ゲート制御回路４をプリチャージ回路に設け
ることにより、第１のｂｉｔ線９のプリチャージ時間の
自己制御を可能にする。プリチャージの電圧値及び速さ
に関しては、第１．第２、第３のＭＯＳ）ランジスタ１
．２．３ の■Ｔ及びゲート長、ゲート幅を変えるこ
とにより、任意の値を得ることが出来る。
第２図は本発明の第２の実施例の自己制御形プリチャー
ジ回路を示す回路図である。同図において、本実施例の
プリチャージ回路は、第１図のプリチャージ回路にアド
レス制御回路７を含み、構成される。本実施例では、ゲ
ート制御回路４の出力信号を利用し、アドレス制御信号
を作る場合が示されている。アドレス制御回路７の入力
には、ゲート制御回路４の出力信号とアドレス制御信号
線８の信号を入れる。アドレス制御回路７は、これら両
信号によりアドレス制御線１２のアドレス制御信号を新
たに作る。このアドレス制御信号は、ＲＡＭ又はＲＯＭ
のアドレス・イネーブル信号である。ゲート制御回路４
は、第１のｂｉｔ線９及び第２のｂｉｔ線１０のプリチ
ャージ時間を必要最小限に自己制御出来る。
ジ回路を示す回路図である。同図において、本実施例の
プリチャージ回路は、第１図のプリチャージ回路にアド
レス制御回路７を含み、構成される。本実施例では、ゲ
ート制御回路４の出力信号を利用し、アドレス制御信号
を作る場合が示されている。アドレス制御回路７の入力
には、ゲート制御回路４の出力信号とアドレス制御信号
線８の信号を入れる。アドレス制御回路７は、これら両
信号によりアドレス制御線１２のアドレス制御信号を新
たに作る。このアドレス制御信号は、ＲＡＭ又はＲＯＭ
のアドレス・イネーブル信号である。ゲート制御回路４
は、第１のｂｉｔ線９及び第２のｂｉｔ線１０のプリチ
ャージ時間を必要最小限に自己制御出来る。
このため、従来プリチャージに要していた時間内でも、
ゲート制御回路４の出力を使用すれば、アドレス制御信
号が発生出来、その時のプリチャージに要する時間を設
計上考慮する必要はない利点がある。
ゲート制御回路４の出力を使用すれば、アドレス制御信
号が発生出来、その時のプリチャージに要する時間を設
計上考慮する必要はない利点がある。
以上説明したように、本発明は、従来のプリチャージ回
路に第１のｂｉｔ線の電圧情報及びゲート制御信号によ
りプリチャージ回路に使用しているＭＯ８Ｉ−ランジス
タのゲート信号を制御するゲート制御回路を設けたこと
により、プリチャージ時間の自己制御を可能とし、これ
により従来のプリチャージ時間に余裕が出来、ゲート制
御信号とアドレス制御信号との衝突を回避することが出
来る効果がある。さらに、本発明は、ゲート制御回路の
出力を用いてアドレス制御信号を作った場合には、従来
プリチャージに要していた時間内でもアドレス制御信号
が発生出来、その時のプリチャージ時間を設計上考慮す
る必要はない等の効果がある。
路に第１のｂｉｔ線の電圧情報及びゲート制御信号によ
りプリチャージ回路に使用しているＭＯ８Ｉ−ランジス
タのゲート信号を制御するゲート制御回路を設けたこと
により、プリチャージ時間の自己制御を可能とし、これ
により従来のプリチャージ時間に余裕が出来、ゲート制
御信号とアドレス制御信号との衝突を回避することが出
来る効果がある。さらに、本発明は、ゲート制御回路の
出力を用いてアドレス制御信号を作った場合には、従来
プリチャージに要していた時間内でもアドレス制御信号
が発生出来、その時のプリチャージ時間を設計上考慮す
る必要はない等の効果がある。
ドパツク線、６・・・・・・ゲート制御信号線、７・・
・・・・アドレス制御回路、８・・・・・・アドレス制
御信号線、９・・・・・・第１のビット線、１ｏ・・・
・・・第２のビット線、１１・・・・・・変化点、１２
・・・・・・アドレス制御線。
・・・・アドレス制御回路、８・・・・・・アドレス制
御信号線、９・・・・・・第１のビット線、１ｏ・・・
・・・第２のビット線、１１・・・・・・変化点、１２
・・・・・・アドレス制御線。
代理人 弁理士 内 原 晋
第１図は本発明の第１の実施例のプリチャージ回路を示
す回路図、第２図は本発明の第２の実施例のプリチャー
ジ回路を示す回路図、第３図は従来のプリチャージ回路
図を示す回路図、第４図はゲート制御信号の波形を示す
波形図である。 ｌ・・・・・・第１のＭＯＳトランジスタ、２・・・・
・・第２のＭＯＳトランジスタ、３・・・・・・第３の
ＭＯＳトランジスタ、４・・・・・・ゲート制御回路、
５・・・・・・フィー竿 肥 芽４ 回
す回路図、第２図は本発明の第２の実施例のプリチャー
ジ回路を示す回路図、第３図は従来のプリチャージ回路
図を示す回路図、第４図はゲート制御信号の波形を示す
波形図である。 ｌ・・・・・・第１のＭＯＳトランジスタ、２・・・・
・・第２のＭＯＳトランジスタ、３・・・・・・第３の
ＭＯＳトランジスタ、４・・・・・・ゲート制御回路、
５・・・・・・フィー竿 肥 芽４ 回
Claims (1)
- 第１、第２、第３のトランジスタと、これらのトランジ
スタのゲート端子を制御するゲート制御回路とを備え、
前記第１のトランジスタと前記第２のトランジスタの第
１の端子を各々電源に接続し、前記第１のトランジスタ
の第２の端子と前記第３のトランジスタの第１の端子と
を共通接続すると共に第１のビット線に接続し、前記第
２のトランジスタの第２の端子と前記第３のトランジス
タの第２の端子とを共通接続すると共に第２のビット線
に接続し、前記第１、第２、第３のトランジスタのゲー
ト端子を前記ゲート制御回路の出力に接続し、前記第１
のビット線に接続したフィードバック線とゲート制御信
号線とを前記ゲート制御回路の入力に接続したことを特
徴とするプリチャージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258691A JPH02105391A (ja) | 1988-10-13 | 1988-10-13 | プリチャージ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258691A JPH02105391A (ja) | 1988-10-13 | 1988-10-13 | プリチャージ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105391A true JPH02105391A (ja) | 1990-04-17 |
Family
ID=17323757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258691A Pending JPH02105391A (ja) | 1988-10-13 | 1988-10-13 | プリチャージ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006012403A (ja) * | 2004-06-25 | 2006-01-12 | Samsung Electronics Co Ltd | メモリ装置のパワーノイズを防止する直列ウェークアップ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165983A (en) * | 1980-05-26 | 1981-12-19 | Toshiba Corp | Semiconductor storage device |
-
1988
- 1988-10-13 JP JP63258691A patent/JPH02105391A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165983A (en) * | 1980-05-26 | 1981-12-19 | Toshiba Corp | Semiconductor storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006012403A (ja) * | 2004-06-25 | 2006-01-12 | Samsung Electronics Co Ltd | メモリ装置のパワーノイズを防止する直列ウェークアップ回路 |
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