JPH02105569A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02105569A JPH02105569A JP63258445A JP25844588A JPH02105569A JP H02105569 A JPH02105569 A JP H02105569A JP 63258445 A JP63258445 A JP 63258445A JP 25844588 A JP25844588 A JP 25844588A JP H02105569 A JPH02105569 A JP H02105569A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- circuit
- fan
- load
- output points
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に配線寿命の改
善、すなわち信頼性を高くした集積回路装置に関する。
善、すなわち信頼性を高くした集積回路装置に関する。
一般に、ゲートアレイ方式集積回路装置（以下単にゲー
トアレイという）は、ＮＡＮＤ・フリップフロップ等の
種々の回路単位をコンピュータを用いた自動配線によっ
て結線してその回路機能を実現している。これら各回路
単位は、機能ブロックとして予め配線パターンが用意さ
れ、その入力点及び出力点が定義されてコンピュータの
自動配線処理に適合する様に設計されている。
トアレイという）は、ＮＡＮＤ・フリップフロップ等の
種々の回路単位をコンピュータを用いた自動配線によっ
て結線してその回路機能を実現している。これら各回路
単位は、機能ブロックとして予め配線パターンが用意さ
れ、その入力点及び出力点が定義されてコンピュータの
自動配線処理に適合する様に設計されている。
一方、集積回路装置（以下ＩＣという）の信頼性基準の
ひとつである配線寿命は、一般に次式で与えられる故障
率５０％に至る平均時間ｔ５０を尺度にしている。
ひとつである配線寿命は、一般に次式で与えられる故障
率５０％に至る平均時間ｔ５０を尺度にしている。
ｊ５０＝ＡＪ−”ｅＸｐ （φ／ｋＴ）・ （１）（
１）式において、ｋはボルツマン定数、Ｔは接合温度、
Ｊは電流密度、Ａ、φは配線の材質・構造で決まる定数
であり、また定数ｎは主に回路電流の種類、即ち定常電
流がパルス電流、あるいはＤＣかＡＣによって決まると
共に、実験によって求められる。また、電流密度Ｊは、
回路電流工。
１）式において、ｋはボルツマン定数、Ｔは接合温度、
Ｊは電流密度、Ａ、φは配線の材質・構造で決まる定数
であり、また定数ｎは主に回路電流の種類、即ち定常電
流がパルス電流、あるいはＤＣかＡＣによって決まると
共に、実験によって求められる。また、電流密度Ｊは、
回路電流工。
配線幅Ｗ、配線膜厚ｔによって次式のように表される。
Ｊ ＝ Ｉ ／ ｗ −ｔ ・・・（２）前述のよ
うに、ゲートアレイにおいても要求信頼度に応じた配線
寿命を確保しなければならないが、次に説明するように
、現状ではかなり厳しいものになっている。
うに、ゲートアレイにおいても要求信頼度に応じた配線
寿命を確保しなければならないが、次に説明するように
、現状ではかなり厳しいものになっている。
■装置の大規模化に応じて配線ピッチが縮小され、配線
幅Ｗが小さくなる傾向にある。
幅Ｗが小さくなる傾向にある。
■同様に大規模化の進展に伴い、多層配線技術が必要に
なってきたが、配線膜厚ｔを厚くすることはガバレッジ
の確保にとってマイナスの要因になっている。
なってきたが、配線膜厚ｔを厚くすることはガバレッジ
の確保にとってマイナスの要因になっている。
■回路動作の高速化に伴って回路電流Ｉは増加する傾向
にある。例えば、ＣＭＯ３回路における高速化はゲート
長りを短かくすることによる相互インダクタンスｇｍの
向上によるものであり、ｇｍ＝ｄＩ／ｄＶから明らかな
様に、定電圧（電源電圧一定）のまま高速化することは
回路電流１の増加を意味する。
にある。例えば、ＣＭＯ３回路における高速化はゲート
長りを短かくすることによる相互インダクタンスｇｍの
向上によるものであり、ｇｍ＝ｄＩ／ｄＶから明らかな
様に、定電圧（電源電圧一定）のまま高速化することは
回路電流１の増加を意味する。
■ＣＭＯ３回路においては回路の動作周波数ｆの高いも
のが要求され、動作状態の消費電力Ｐがこれに比例して
大きくなり、次式で近似される接合温度Ｔが使用時に高
くなっている。
のが要求され、動作状態の消費電力Ｐがこれに比例して
大きくなり、次式で近似される接合温度Ｔが使用時に高
くなっている。
Ｔ＝Ｔ、−）−θｊ、Ｐ ・・・（３）この式に
おいて、Ｔ、は周囲温度、θハはＩＣのパッケージの熱
抵抗である。
おいて、Ｔ、は周囲温度、θハはＩＣのパッケージの熱
抵抗である。
実際のゲートアレイにおいては、特に機能ブロックの出
力において配線寿命の条件が厳しくなっている。この場
合、ＣＭＯ３回路の出力電流Ｉは出力負荷ＣＬの関数で
あり、−次近似としては負荷ＣＬと動作周波数ｆの関数
として■区ＣＬｆで表わされる。
力において配線寿命の条件が厳しくなっている。この場
合、ＣＭＯ３回路の出力電流Ｉは出力負荷ＣＬの関数で
あり、−次近似としては負荷ＣＬと動作周波数ｆの関数
として■区ＣＬｆで表わされる。
また、出力負荷ＣＬは、α、βを定数とした時、出力に
接続されるファンアウトＦ。と配線長ｌによって次式の
ように近似して与えられる。
接続されるファンアウトＦ。と配線長ｌによって次式の
ように近似して与えられる。
ＣＬ−αＦｏ＋βｆｆ −（４）で近似される（
α、βは定数）。以上からＣＭＯ８回路によって構成さ
れたＩＣの配線寿命を確保する必要性のため、回路的に
は十分動作するものであっても、動作周波数ｆ、ファン
アウトＦ Ｏ＋配線長ｌを制限しなければならないこと
もある。
α、βは定数）。以上からＣＭＯ８回路によって構成さ
れたＩＣの配線寿命を確保する必要性のため、回路的に
は十分動作するものであっても、動作周波数ｆ、ファン
アウトＦ Ｏ＋配線長ｌを制限しなければならないこと
もある。
さて、従来のゲートアレイの結線法の基本は、配線長の
総和（この場合の配線長は実際の配線長に限るものでは
なく１ゲートを単位とする配線長であってもよい）を指
標とし、何回かの配置試行の中でこれを最短にする配置
を選び、その後各ゲートの出力から最短配線になる様に
結線していた。
総和（この場合の配線長は実際の配線長に限るものでは
なく１ゲートを単位とする配線長であってもよい）を指
標とし、何回かの配置試行の中でこれを最短にする配置
を選び、その後各ゲートの出力から最短配線になる様に
結線していた。
例えば、第４図は配線パターンの一例を示す平面図で、
出力点Ａから他の４つの入力点Ｂ〜Ｅへの最短配線をし
た場合を示している。図において、ブロック１は行列状
に配置された基本ゲート、実線２は第１層配線、点線３
は第２層配線、三角印４はこれら第１層配線１．第２層
配線２の間のスルーホールを示している。
出力点Ａから他の４つの入力点Ｂ〜Ｅへの最短配線をし
た場合を示している。図において、ブロック１は行列状
に配置された基本ゲート、実線２は第１層配線、点線３
は第２層配線、三角印４はこれら第１層配線１．第２層
配線２の間のスルーホールを示している。
ここで問題となるのは、回路電流Ｉは、入出力点Ａ〜Ｆ
〜Ｇ間を最大として、この区間の配線寿命が入出力点Ａ
〜Ｅへ到るネットの内で最も少くなることである。特に
、薄く、幅の狭い第１層配線１の点Ｆ−Ｇ間が配線寿命
のネックとなる。
〜Ｇ間を最大として、この区間の配線寿命が入出力点Ａ
〜Ｅへ到るネットの内で最も少くなることである。特に
、薄く、幅の狭い第１層配線１の点Ｆ−Ｇ間が配線寿命
のネックとなる。
従って、実際の設計においては、配線長ｌについて統計
的な値を仮定し、品種設計に対して動作周波数に応じた
ファンアウト制限を課している。
的な値を仮定し、品種設計に対して動作周波数に応じた
ファンアウト制限を課している。
上述した従来の半導体集積回路装置において、その動作
周波数は近年ますます高周波領域に移行し、また、その
配線長は高集積化の一環としての大チップ化に伴って内
部配線領域の拡大で長くなっている。一方、ファンアウ
トの要求値はシステムのワラチップ化、および８ビツト
、１６ビツト、３２ビツトと進む並列処理の拡大に伴い
、より多く期待されてるが、配線材質の改良による配線
寿命範囲の拡大はそれらに追いついていない 本発明の目的は、このような問題を解決し、配線寿命を
長く向上させると共に、ファンアウト数の制限を緩和し
、回路設計の自由度を拡大させた半導体集積回路装置を
提供することにある。
周波数は近年ますます高周波領域に移行し、また、その
配線長は高集積化の一環としての大チップ化に伴って内
部配線領域の拡大で長くなっている。一方、ファンアウ
トの要求値はシステムのワラチップ化、および８ビツト
、１６ビツト、３２ビツトと進む並列処理の拡大に伴い
、より多く期待されてるが、配線材質の改良による配線
寿命範囲の拡大はそれらに追いついていない 本発明の目的は、このような問題を解決し、配線寿命を
長く向上させると共に、ファンアウト数の制限を緩和し
、回路設計の自由度を拡大させた半導体集積回路装置を
提供することにある。
〔課題を解決するための手段〕
本発明の構成は、各種回路単位を構成する単位回路を組
合わせて種々の機能を実現する方式の半導体集積回路装
置において、前記単位回路の負荷に応じてその単位回路
の出力点を複数個設け、これら複数の出力点に前記回路
負荷を均等となるように分配させたことを特徴とする。
合わせて種々の機能を実現する方式の半導体集積回路装
置において、前記単位回路の負荷に応じてその単位回路
の出力点を複数個設け、これら複数の出力点に前記回路
負荷を均等となるように分配させたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の模式的平面図である。本実
施例は、行列状に配置された基本ゲート１の内に、第１
層配線２を設け、この第１配線２と直交してこの第１配
線１の下層に第２層配線３を設け、これら第１．第２層
配線２．３間がスルーホール４で接続された構成となっ
ている。図では基本ゲート１の入出力点を丸印の点Ａ、
Ａ’ 。
施例は、行列状に配置された基本ゲート１の内に、第１
層配線２を設け、この第１配線２と直交してこの第１配
線１の下層に第２層配線３を設け、これら第１．第２層
配線２．３間がスルーホール４で接続された構成となっ
ている。図では基本ゲート１の入出力点を丸印の点Ａ、
Ａ’ 。
Ｂ〜Ｅで示し、スルーホール４のに、Ｊ〜○を三角印で
示している。本実施例で配線寿命のネックになるのは区
間Ｊ〜Ｋ、または区間Ｎ〜Ｏであるが、ここを流れる電
流は、動作周波数が同一ならば、第３図の場合に対しフ
ァンアウト成分としてファンアウト２個分減少している
ことがわかる。
示している。本実施例で配線寿命のネックになるのは区
間Ｊ〜Ｋ、または区間Ｎ〜Ｏであるが、ここを流れる電
流は、動作周波数が同一ならば、第３図の場合に対しフ
ァンアウト成分としてファンアウト２個分減少している
ことがわかる。
このファンアウト減少分は、例えば第４図の配線法にお
いて動作周波数ｆ配線寿命の点から制限しなければなら
ない事情にあったならばこれを緩和することに大きな効
果をもつ。一方、第４図の配線法において、ファンアウ
ト数が配線寿命の点から制限しなければならない事情に
あったならば同じくこれを緩和する効果をもつ。
いて動作周波数ｆ配線寿命の点から制限しなければなら
ない事情にあったならばこれを緩和することに大きな効
果をもつ。一方、第４図の配線法において、ファンアウ
ト数が配線寿命の点から制限しなければならない事情に
あったならば同じくこれを緩和する効果をもつ。
第２図（ａ）、（ｂ）はファンアウト数の制限緩和の効
果を説明する二つの例の回路図で、共にバッファゲート
５とＤ型フリップフロップ（ＤＦＦ）６とからなるシフ
トレジスタ回路を示す。
果を説明する二つの例の回路図で、共にバッファゲート
５とＤ型フリップフロップ（ＤＦＦ）６とからなるシフ
トレジスタ回路を示す。
第２図（ａ）はファンアウト数制限が４の場合であり、
第２図（ｂ）は６以上の場合である。
第２図（ｂ）は６以上の場合である。
第２図（ａ）は第２図（ｂ）よりもバッファゲート３を
１段余分に必要としている。
１段余分に必要としている。
この第１図においては、配線長が多少長くなることには
なるが、配置の段階から本発明の結線法を想定して配置
処理することによって、配線長の増加を必要最小限に抑
えることができる。
なるが、配置の段階から本発明の結線法を想定して配置
処理することによって、配線長の増加を必要最小限に抑
えることができる。
第３図は本発明の第２の実施例の模式的平面図であり、
第１図との相違は、入出力点Ａ′〜Ｐ〜Ｑ〜■部分の配
線が付加されていることである。
第１図との相違は、入出力点Ａ′〜Ｐ〜Ｑ〜■部分の配
線が付加されていることである。
この実施例の特徴は、出力点Ａから従来の配線法と全く
同じ手法で結線した後、第２の出力点Ａ′から総負荷の
１／２の接続点Ｈあるいは■に対して並列に付加配線を
行なうことにあり、既存の配置配線プログラムをそのま
ま使用できる利点をもつ。また、この付加配線はファン
アウト数あるいは動作周波数あるいは配線長に応じて付
けたり付けなかったり自由に選択することができる。
同じ手法で結線した後、第２の出力点Ａ′から総負荷の
１／２の接続点Ｈあるいは■に対して並列に付加配線を
行なうことにあり、既存の配置配線プログラムをそのま
ま使用できる利点をもつ。また、この付加配線はファン
アウト数あるいは動作周波数あるいは配線長に応じて付
けたり付けなかったり自由に選択することができる。
なお、ここでは、実施例としてＣＭＯＳゲートアレイに
ついて説明したが、本発明はバイポーラＣＭＯ９回路、
ＥＣＬ回路等の回路に適用でき、またゲートアレイ方式
のみならず、スタンダードセル方式、あるいはＲＯＭ、
ＲＡＭ等の記憶回路、オペアンプ等のアナログ回路を機
能ブロックとして有する半導体集積回路にも適用できる
。
ついて説明したが、本発明はバイポーラＣＭＯ９回路、
ＥＣＬ回路等の回路に適用でき、またゲートアレイ方式
のみならず、スタンダードセル方式、あるいはＲＯＭ、
ＲＡＭ等の記憶回路、オペアンプ等のアナログ回路を機
能ブロックとして有する半導体集積回路にも適用できる
。
以上説明したように、本発明は、回路の出力につく負荷
に応じて回路の出力点を複数個設けることによって、実
効的に配線寿命の延長をもたらし、あるいは回路の動作
周波数制限を緩和し、あるいはこのファンアウト数制限
を緩和することによって回路設計の自由度を向上させる
効果がある。
に応じて回路の出力点を複数個設けることによって、実
効的に配線寿命の延長をもたらし、あるいは回路の動作
周波数制限を緩和し、あるいはこのファンアウト数制限
を緩和することによって回路設計の自由度を向上させる
効果がある。
第１図は本発明の一実施例の配線バタン部の模式的平面
図、第２図（ａ）、（ｂ）は第１図のファンアウトを説
明するシフトレジスタの回路図、第３図は本発明の第２
の実施例の配線バタン部の模式的平面図、第４図は従来
の配線バタン部の一例の模式的平面図である。 １・・・基本ゲート、２・・・第１層配線、３・・・第
２層配線、４・・・スルーホール、５・・・バッファゲ
ート、６・・・Ｄ−ＦＦ。
図、第２図（ａ）、（ｂ）は第１図のファンアウトを説
明するシフトレジスタの回路図、第３図は本発明の第２
の実施例の配線バタン部の模式的平面図、第４図は従来
の配線バタン部の一例の模式的平面図である。 １・・・基本ゲート、２・・・第１層配線、３・・・第
２層配線、４・・・スルーホール、５・・・バッファゲ
ート、６・・・Ｄ−ＦＦ。
Claims (1)
- 各種回路単位を構成する単位回路を組合わせて種々の機
能を実現する方式の半導体集積回路装置において、前記
単位回路の負荷に応じてその単位回路の出力点を複数個
設け、これら複数の出力点に前記回路負荷を均等となる
ように分配させたことを特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258445A JPH02105569A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258445A JPH02105569A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105569A true JPH02105569A (ja) | 1990-04-18 |
Family
ID=17320305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258445A Pending JPH02105569A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026129A (ja) * | 2000-07-04 | 2002-01-25 | Fujitsu Ltd | Ｌｓｉチップのレイアウト設計方法、およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298641A (ja) * | 1985-10-24 | 1987-05-08 | Nec Corp | 半導体集積回路 |
-
1988
- 1988-10-14 JP JP63258445A patent/JPH02105569A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298641A (ja) * | 1985-10-24 | 1987-05-08 | Nec Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026129A (ja) * | 2000-07-04 | 2002-01-25 | Fujitsu Ltd | Ｌｓｉチップのレイアウト設計方法、およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
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