JPH02105579A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH02105579A JPH02105579A JP63258507A JP25850788A JPH02105579A JP H02105579 A JPH02105579 A JP H02105579A JP 63258507 A JP63258507 A JP 63258507A JP 25850788 A JP25850788 A JP 25850788A JP H02105579 A JPH02105579 A JP H02105579A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- integrated circuit
- logic integrated
- transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理集積回路に関し、特に耐放射線構造のＭＯ
Ｓ型の論理集８回路に間する。
Ｓ型の論理集８回路に間する。
近年、半導体集積回路は宇宙空間や原子炉周辺などで使
用される機会が増加している。
用される機会が増加している。
このような環境下で用いられる論理集積回路は、種々の
放射線損傷を受けて短時間のうちに特性劣化を起こし、
論理集積回路の機能が消失する。
放射線損傷を受けて短時間のうちに特性劣化を起こし、
論理集積回路の機能が消失する。
例えばＭｏＳトランジスタの放射線による特性劣化とし
ては、フィールド酸化膜などの厚いシリコン酸化膜の内
部に発生した正電荷の蓄積に起因するトランジスタ間、
又はトランジスタ内の漏れ電流の増大がよく知られてい
る。
ては、フィールド酸化膜などの厚いシリコン酸化膜の内
部に発生した正電荷の蓄積に起因するトランジスタ間、
又はトランジスタ内の漏れ電流の増大がよく知られてい
る。
論理ａ積回路には、一般に複数入力のＮＡＮＤ回路が多
く用いられている。
く用いられている。
第３図（ａ）及び（ｂ）は従来の論理集積回路の一例の
２人力ＮＡＮＤ回路の回路図及び配置図である。
２人力ＮＡＮＤ回路の回路図及び配置図である。
第３図（ａ）の点線に示すように、２人力ＮＡＮＤ回路
は、二つの入力端Ｔ、及びＴ２にゲートＧ、、Ｇ２がそ
れぞれ接続する二つのｎチャネルトランジスタｑｆｉｔ
７Ｊびｑ１１２を節点Ｎを介して直列接続したＭ１積ｎ
チャネルＭＯＳトランジスタ１゜を有し、出力端Ｔｏに
接続する第１のｎチャネルトランジスタｑｎｌのドレイ
ンとドレイン電圧ＶＤＤのドレイン電源端との間にそれ
ぞれのゲートが対応するｎチャネルトランジスタのゲー
トＧｌ及びＧ２に接続するｐチャネルトランジスタＱＰ
Ｉ及びＱＰ２を並列に接続して構成されている。
は、二つの入力端Ｔ、及びＴ２にゲートＧ、、Ｇ２がそ
れぞれ接続する二つのｎチャネルトランジスタｑｆｉｔ
７Ｊびｑ１１２を節点Ｎを介して直列接続したＭ１積ｎ
チャネルＭＯＳトランジスタ１゜を有し、出力端Ｔｏに
接続する第１のｎチャネルトランジスタｑｎｌのドレイ
ンとドレイン電圧ＶＤＤのドレイン電源端との間にそれ
ぞれのゲートが対応するｎチャネルトランジスタのゲー
トＧｌ及びＧ２に接続するｐチャネルトランジスタＱＰ
Ｉ及びＱＰ２を並列に接続して構成されている。
第３図（ｂ）に示すように、第３図（ａ）の等価回路を
有する論理集積回路は、半導体基板の一主面に第１及び
第２のｐチャネルトランジスタＱｐｌ及びＱＰ２と、ド
レインｄ１及びソースＳ２が節点Ｎに対応してｎ＋領領
域共有して直列接続された第１及び第２のｎチャネルト
ランジスタ（ｌｌ１１及びＱＩ＋２をチャネルストッパ
Ｃ８，で囲まれた縦積ｎチャネルＭＯＳトランジスタ１
１を含んで配置されている。
有する論理集積回路は、半導体基板の一主面に第１及び
第２のｐチャネルトランジスタＱｐｌ及びＱＰ２と、ド
レインｄ１及びソースＳ２が節点Ｎに対応してｎ＋領領
域共有して直列接続された第１及び第２のｎチャネルト
ランジスタ（ｌｌ１１及びＱＩ＋２をチャネルストッパ
Ｃ８，で囲まれた縦積ｎチャネルＭＯＳトランジスタ１
１を含んで配置されている。
第１及び第２のゲートＧ１及びＧ２は入力端Ｔ１及びＴ
２とそれぞれ節点Ｎ３及びＮ４を介して配線層Ｊ’ｔ３
及び１．４で接続されている。
２とそれぞれ節点Ｎ３及びＮ４を介して配線層Ｊ’ｔ３
及び１．４で接続されている。
第４図（ａ）〜（ｃ）は第３図の第１のｎチャネルトラ
ンジスタの平面模式図、Ａ−Ａ’線及びＢ−Ｂ’線断面
模式図である。
ンジスタの平面模式図、Ａ−Ａ’線及びＢ−Ｂ’線断面
模式図である。
第４図（ａ）に示すように、第１のｎチャネルトランジ
スタｑｎｔは、第１のゲートＧ１を挟んで第１のソース
領域Ｓ１及びドレイン領域ｄ１を有している。
スタｑｎｔは、第１のゲートＧ１を挟んで第１のソース
領域Ｓ１及びドレイン領域ｄ１を有している。
第４図（ｂ）に示すように、ゲート酸化膜３の表面に設
けられた第１のゲートＧ１の下のｐウェル５はソースＳ
１及びドレインｄ！に挟まれたｎチャネル形成領域とな
っており、第４図（ｃ）に示すように、ゲートＧ１の両
端はフィールド酸化膜２とゲート酸化膜３との境界線迄
であり、フィールド酸化膜２の上に網線で示すゲート引
出線ｇｆの真下にはｎチャネル領域が無いのでゲート作
用はない。
けられた第１のゲートＧ１の下のｐウェル５はソースＳ
１及びドレインｄ！に挟まれたｎチャネル形成領域とな
っており、第４図（ｃ）に示すように、ゲートＧ１の両
端はフィールド酸化膜２とゲート酸化膜３との境界線迄
であり、フィールド酸化膜２の上に網線で示すゲート引
出線ｇｆの真下にはｎチャネル領域が無いのでゲート作
用はない。
上述した従来の論理集積回路は、放射線照射を受けた場
合に、ｋ１積ｎチャネルＭＯＳトランジスタのフィール
ド酸化膜の周縁真下のＰウェル内に正電荷の蓄積に対応
する反転層が生じるので、ソース・ドレイン間の漏れ電
流が増大し回路動作しなくなるという問題があった。
合に、ｋ１積ｎチャネルＭＯＳトランジスタのフィール
ド酸化膜の周縁真下のＰウェル内に正電荷の蓄積に対応
する反転層が生じるので、ソース・ドレイン間の漏れ電
流が増大し回路動作しなくなるという問題があった。
すなわち、第４図に示すように、縦積ｎチャネルトラン
ジスタ１．が上面から放射線Ｒの照射を受けると、フィ
ールド酸化膜２の内部に正孔蓄積層Ｈが発生し、その下
のｐウェル５の上層に反転層を生じるが、特にゲート酸
化膜３との境界線周縁の反転層Ｅは、第４図（Ｃ）に示
す奥のソース領域Ｓ１に手前のドレイン領域ｄ１から漏
れ電流ｉｎを１０３倍も増加させることがある。
ジスタ１．が上面から放射線Ｒの照射を受けると、フィ
ールド酸化膜２の内部に正孔蓄積層Ｈが発生し、その下
のｐウェル５の上層に反転層を生じるが、特にゲート酸
化膜３との境界線周縁の反転層Ｅは、第４図（Ｃ）に示
す奥のソース領域Ｓ１に手前のドレイン領域ｄ１から漏
れ電流ｉｎを１０３倍も増加させることがある。
なお、ゲート酸化膜３は薄いのでこの現象は無視できる
。
。
本発明の目的は、耐放射線の論理集積回路を提供するこ
とにある。
とにある。
本発明の論理集積回路は、半導体基板の一主面（こ形成
された複数のｎチャネルトランジスタを直列接続した縦
積ｎチャネルＭＯ３）ランジスタを有する論理集積回路
において、前記各ｎチャネルトランジスタのソース領域
が表面のループ型のゲート電極を介してドレイン領域を
囲んで設けられ、該トレイン領域が次段のｎチャネルト
ランジスタのソース領域に表面に配線層を介して接続さ
れ、かつ前記各ｎチャネルトランジスタの間にはチャネ
ルストッパが設けられて構成されている。
された複数のｎチャネルトランジスタを直列接続した縦
積ｎチャネルＭＯ３）ランジスタを有する論理集積回路
において、前記各ｎチャネルトランジスタのソース領域
が表面のループ型のゲート電極を介してドレイン領域を
囲んで設けられ、該トレイン領域が次段のｎチャネルト
ランジスタのソース領域に表面に配線層を介して接続さ
れ、かつ前記各ｎチャネルトランジスタの間にはチャネ
ルストッパが設けられて構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の配置図、第２図（ａ）〜（
Ｃ）は第１図の第１のｎチャネルトランジスタの平面模
式図、Ａ−Ａ’線及びＢ−Ｂ’線断面模式図である。
Ｃ）は第１図の第１のｎチャネルトランジスタの平面模
式図、Ａ−Ａ’線及びＢ−Ｂ’線断面模式図である。
第１図に示すように、２人力ＮＡＮＤ回路は、縦積ｎチ
ャネルＭＯＳトランジスタ１が１．と異る点以外は第３
図の従来の２人力ＮＡＮＤ回路と同一である。
ャネルＭＯＳトランジスタ１が１．と異る点以外は第３
図の従来の２人力ＮＡＮＤ回路と同一である。
縦積ｎチャネルＭＯ３）ランジスタ１は、ソース領域Ｓ
ｌ及びｓ２がゲート酸化膜３上のループ型ゲートＧｌ！
ｔ 、Ｇ１２を介してそれぞれドレイン領域Ｄ１及びＤ
２を囲んでいる。
ｌ及びｓ２がゲート酸化膜３上のループ型ゲートＧｌ！
ｔ 、Ｇ１２を介してそれぞれドレイン領域Ｄ１及びＤ
２を囲んでいる。
第１のｎチャネルトランジスタＱａ＋と、同一構成の第
２のｎチャネルトランジスタＱ１１２と、両トランジス
タＱ １１１及びＱ。２間のｐウェル５間に分離用のｐ
“領域の中間チャネルストッパＣ８Ｉを設け、全周囲は
従来と同様にチャネルストッパＣ８で囲んでいる。
２のｎチャネルトランジスタＱ１１２と、両トランジス
タＱ １１１及びＱ。２間のｐウェル５間に分離用のｐ
“領域の中間チャネルストッパＣ８Ｉを設け、全周囲は
従来と同様にチャネルストッパＣ８で囲んでいる。
配線層ｌＮは、第１のドレイン領域Ｄ１と第２のソース
領域Ｓ２とを接続している。
領域Ｓ２とを接続している。
第２図（ａ）及び（ｂ）に示すように、ゲート酸化膜３
の上の第１のループ型ゲートＧ ｅ ｔと節点Ｎ、との
間の綱部は、その下が二つの第１のソース領域Ｓ１に挟
まれたｐウェル５の表面となっているので、単なるゲー
ト引出部ＧＬである。
の上の第１のループ型ゲートＧ ｅ ｔと節点Ｎ、との
間の綱部は、その下が二つの第１のソース領域Ｓ１に挟
まれたｐウェル５の表面となっているので、単なるゲー
ト引出部ＧＬである。
従って、この２人力ＮＡＮＤ回路に強い放射線Ｒを照射
して、ゲート酸化膜３とフィールド酸化膜２の境界線周
縁下のｐウェル５上層に点線で囲む反転層Ｅが生じたと
しても、ドレイン・ソース間のｎチャネル層はループ型
ゲートＧ ｅ １の下で反転層Ｅと離れており、かつゲ
ート酸化膜３は薄いので元来正孔蓄績が少ないので、漏
れ電流の増加は生じない。
して、ゲート酸化膜３とフィールド酸化膜２の境界線周
縁下のｐウェル５上層に点線で囲む反転層Ｅが生じたと
しても、ドレイン・ソース間のｎチャネル層はループ型
ゲートＧ ｅ １の下で反転層Ｅと離れており、かつゲ
ート酸化膜３は薄いので元来正孔蓄績が少ないので、漏
れ電流の増加は生じない。
また、中間チャネルストッパＣ３Ｉ及び従来と同様のチ
ャネルストッパＣ８はフィールド酸化膜２の下層に生じ
る反転層によるトランジスタ間の漏れ電流を遮断する。
ャネルストッパＣ８はフィールド酸化膜２の下層に生じ
る反転層によるトランジスタ間の漏れ電流を遮断する。
例えば、本実施例の２人力ＮＡＮＤ回路が１×１０６Ｒ
ＡＤという高放射線量にさらされた場合、漏れ電流は１
μＡ以下に抑えられ、従来の１ｍＡ程度の大きな漏れ電
流に対して著しく低減する効果がある。
ＡＤという高放射線量にさらされた場合、漏れ電流は１
μＡ以下に抑えられ、従来の１ｍＡ程度の大きな漏れ電
流に対して著しく低減する効果がある。
また、本実施例では、２人力ＮＡＮ回路について記述し
たが、ｍ個のｎチャネルトランジスタを縦積にしたｍ入
力ＮＡＮＤ回路に適用してもよい 〔発明の効果〕 以上の説明したように本発明は、縦積ｎチャネルＭＯ８
）ランジスタのトランジスタ内の実効ゲート領域をフィ
ールド酸化膜から離すループ型ゲートと、各トランジス
タ間にチャネルストッパを設けることにより、放射線照
射によっても漏れ電流増加が起らないという効果があり
、放射線環境でも使用できる論理、Ｓ積回路が得られる
。
たが、ｍ個のｎチャネルトランジスタを縦積にしたｍ入
力ＮＡＮＤ回路に適用してもよい 〔発明の効果〕 以上の説明したように本発明は、縦積ｎチャネルＭＯ８
）ランジスタのトランジスタ内の実効ゲート領域をフィ
ールド酸化膜から離すループ型ゲートと、各トランジス
タ間にチャネルストッパを設けることにより、放射線照
射によっても漏れ電流増加が起らないという効果があり
、放射線環境でも使用できる論理、Ｓ積回路が得られる
。
第１図は本発明の一実施例の配置図、第２図（ａ）〜（
ｃ）は第１図の第１のｎチャネルトランジスタの平面模
式図、Ａ−Ａ’線及びＢ−Ｂ’線断面模式図、第３図（
ａ）及び（ｂ）は従来の論理集積回路の一例の２人力Ｎ
ＡＮＤ回路の回路図及び配置図、第４図（ａ）〜（ｃ）
は第３図の第１のｎチャネルトランジスタの平面模式図
、Ａ−Ａ’線及びＢ−Ｂ’線断面模式図である。 １・・・縦積ｎチャネルＭＯＳ）ランジスタ、２・・・
フィールド酸化膜、３・・・ゲート酸化膜、Ｃ３Ｉ・・
・中間チャネルストッパ、Ｄ、・・・第１のドレイン領
域、Ｃｅｌ・・・第１のループ型ゲート、Ｑ ｎ ｓ
。 Ｑａ２・・・第１及び第２のｎチャネルトランジスタ、
Ｓｌ、Ｓ２・・・第１及び第２のソース領域、ｅＮ・・
・配線層。
ｃ）は第１図の第１のｎチャネルトランジスタの平面模
式図、Ａ−Ａ’線及びＢ−Ｂ’線断面模式図、第３図（
ａ）及び（ｂ）は従来の論理集積回路の一例の２人力Ｎ
ＡＮＤ回路の回路図及び配置図、第４図（ａ）〜（ｃ）
は第３図の第１のｎチャネルトランジスタの平面模式図
、Ａ−Ａ’線及びＢ−Ｂ’線断面模式図である。 １・・・縦積ｎチャネルＭＯＳ）ランジスタ、２・・・
フィールド酸化膜、３・・・ゲート酸化膜、Ｃ３Ｉ・・
・中間チャネルストッパ、Ｄ、・・・第１のドレイン領
域、Ｃｅｌ・・・第１のループ型ゲート、Ｑ ｎ ｓ
。 Ｑａ２・・・第１及び第２のｎチャネルトランジスタ、
Ｓｌ、Ｓ２・・・第１及び第２のソース領域、ｅＮ・・
・配線層。
Claims (1)
- 半導体基板の一主面に形成された複数のｎチャネルトラ
ンジスタを直列接続した縦積ｎチャネルＭＯＳトランジ
スタを有する論理集積回路において、前記各ｎチャネル
トランジスタのソース領域が表面のループ型のゲート電
極を介してドレイン領域を囲んで設けられ、該ドレイン
領域が次段のｎチャネルトランジスタのソース領域に表
面の配線層を介して接続され、かつ前記各ｎチャネルト
ランジスタの間にはチャネルストッパが設けられている
ことを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258507A JP2687490B2 (ja) | 1988-10-14 | 1988-10-14 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258507A JP2687490B2 (ja) | 1988-10-14 | 1988-10-14 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105579A true JPH02105579A (ja) | 1990-04-18 |
| JP2687490B2 JP2687490B2 (ja) | 1997-12-08 |
Family
ID=17321170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258507A Expired - Lifetime JP2687490B2 (ja) | 1988-10-14 | 1988-10-14 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687490B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714784A (en) * | 1995-10-19 | 1998-02-03 | Winbond Electronics Corporation | Electrostatic discharge protection device |
| US6057568A (en) * | 1993-12-29 | 2000-05-02 | Nec Corporation | Application specific integrated circuit semiconductor device having MOS transistor with reduced gate resistance |
| US6489657B1 (en) * | 1999-09-17 | 2002-12-03 | Sony Corporation | Semiconductor device with improved channel stopper |
-
1988
- 1988-10-14 JP JP63258507A patent/JP2687490B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057568A (en) * | 1993-12-29 | 2000-05-02 | Nec Corporation | Application specific integrated circuit semiconductor device having MOS transistor with reduced gate resistance |
| US5714784A (en) * | 1995-10-19 | 1998-02-03 | Winbond Electronics Corporation | Electrostatic discharge protection device |
| US6489657B1 (en) * | 1999-09-17 | 2002-12-03 | Sony Corporation | Semiconductor device with improved channel stopper |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687490B2 (ja) | 1997-12-08 |
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