JPH02105628A - ディジタルオーディオ機器のミュート回路 - Google Patents
ディジタルオーディオ機器のミュート回路Info
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- JPH02105628A JPH02105628A JP1207773A JP20777389A JPH02105628A JP H02105628 A JPH02105628 A JP H02105628A JP 1207773 A JP1207773 A JP 1207773A JP 20777389 A JP20777389 A JP 20777389A JP H02105628 A JPH02105628 A JP H02105628A
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- circuit
- digital
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/24—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present
- H03G3/345—Muting during a short period of time when noise pulses are detected, i.e. blanking
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present
- H03G3/348—Muting in response to a mechanical action or to power supply variations, e.g. during tuning; Click removal circuits
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- Signal Processing For Digital Recording And Reproducing (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＢ声４ｍ号をディジタルデータに変換して処理
するディジタルオーディオ機器に係るもので、特に電源
オフ時の瞬間的な雑音システムの回路的な影響又は外部
影響によってデータが損傷される時に発生される無デー
タ状態の雑音をミュートする回路に係るものである。
するディジタルオーディオ機器に係るもので、特に電源
オフ時の瞬間的な雑音システムの回路的な影響又は外部
影響によってデータが損傷される時に発生される無デー
タ状態の雑音をミュートする回路に係るものである。
従来の技術及び問題点
通常に、ディジタルオーディオ機器は記録媒体や放送さ
れるＲＦ倍信号入力してディジタルデータ形態に変換し
た後、ディジタルデータを処理したのち７す０グ信号形
態に変換して可聴し得る音声を出力する。
れるＲＦ倍信号入力してディジタルデータ形態に変換し
た後、ディジタルデータを処理したのち７す０グ信号形
態に変換して可聴し得る音声を出力する。
上記ｆイジタルオーディオ機器にはディジタルテープレ
コーダー及びコンパクトディスクプレーヤー、パルスコ
ードモジュレーションプロセッサ、ディジタルチューナ
ー、ディジタル増幅器等の多種類がある。
コーダー及びコンパクトディスクプレーヤー、パルスコ
ードモジュレーションプロセッサ、ディジタルチューナ
ー、ディジタル増幅器等の多種類がある。
上記のようなディジタルオーディオ機器において従来の
ミュー８回路は第１図のように処理されて変換されたア
ナログ音声信号を増幅出力する低周波増幅器１０の出力
端と接地との間に電子スイッチＳ Ｗ ＋を接続し、シ
ステムコントローラーからライン１３を通じて印加され
るミュート要求信号によって電子スイッチＳＷＩをオン
して上記低周波増幅器１０の出力を接地に通過させて発
生される雑音をミュートしていた。
ミュー８回路は第１図のように処理されて変換されたア
ナログ音声信号を増幅出力する低周波増幅器１０の出力
端と接地との間に電子スイッチＳ Ｗ ＋を接続し、シ
ステムコントローラーからライン１３を通じて印加され
るミュート要求信号によって電子スイッチＳＷＩをオン
して上記低周波増幅器１０の出力を接地に通過させて発
生される雑音をミュートしていた。
しかし、第２図（イ）のような低周波増幅器１０の音声
信号は第２図（ロ）のようなミュート要求信号がハイ論
理状態に変化する瞬間にターンオンされる電子スイッチ
Ｓ Ｗ ＋の瞬間的なポツプノイズによって第２図（ハ
）のような音声信号が出力されることによりミュートさ
れる瞬間ポツプノイズ、即ち過度現象によってビート音
のように聞きすらい鋭いビート音が発生される問題点が
あった。
信号は第２図（ロ）のようなミュート要求信号がハイ論
理状態に変化する瞬間にターンオンされる電子スイッチ
Ｓ Ｗ ＋の瞬間的なポツプノイズによって第２図（ハ
）のような音声信号が出力されることによりミュートさ
れる瞬間ポツプノイズ、即ち過度現象によってビート音
のように聞きすらい鋭いビート音が発生される問題点が
あった。
問題点を解決するための手段
したがって、本発明は電源オフ時のポツプノイズやシス
テム自体及び外部の影響によってデータがａＩ！されて
ミュートしようとする時に生成されるポツプノイズによ
る聞きずらいビート音の発生を防止し得るディジタルオ
ーディオ機器のミュート回路を掟供することにある。
テム自体及び外部の影響によってデータがａＩ！されて
ミュートしようとする時に生成されるポツプノイズによ
る聞きずらいビート音の発生を防止し得るディジタルオ
ーディオ機器のミュート回路を掟供することにある。
実施例
以下、本発明を添付図面を参照して詳細に説明する。第
３図は本発明の回路図であって、アナログ−ディジタル
（以下、Ａ−Ｄという）変換器から所定ビットのディジ
タル＆声信号を入力して１１１１１処理して処理された
所定ビットのディジタルデータとワードクロツタ列及び
ミュート制御信号を出力するディジタルシグナルプロセ
ッサ（以下、ＤＳＰという）３０と、 上記ＤＳＰ３０からディジタルデータとワードクロック
を入力して上記ワードクロックによって上記ディジタル
データをラッチする第１ラッチ回路３１と、 上記第１ラッチ回路３１から入力されるディジタルデー
タを上記ＤＳＰ３０から印加されるワードクロックによ
ってラッチして遅延させる第２うッヂ回路３２と、 上記第１ラッチ回路３１及び第２ラッチ回路３２のディ
ジタルデータを比較して名声信号の振幅増加または減少
状態を検出した比較信号を発生する比較回路３３と、 上記ＤＳＰ３０から印加されるミコー ト制御信号によ
って上記比較回路３３の比較信号と」−記ラッヂ回路３
１から最上位のビットデータ、即ち符号データを入力し
て」−２二つの入力信号の論叩値により予めセツティン
グされた他のアドレスを発生するアドレスエンコーダ３
４と、 上記アドレス−Ｌン二１−ダ３４から出力されるアドレ
スを上記Ｄ Ｓ Ｐ ３０から印加されるミニＬ−ト１
！ｌ ｉ信号によって入力した後、上記１１Ｓ Ｆ”
ｔ；、 ０から印加されるワードクロック列によ）で上
記入力したアドレスから一定の回数に１ずつ増加す−る
順次アドレスを発生するカウンター３５と、上記カウン
ター３５の−・定の回数に１ずつ増加する順次アドレス
に該当する番地に予め貯蔵された第２ディジタルデータ
を読出すメモリ３６と、上記第１ラッチ回路３１から第
１人力ポットに人力される第１ディジタルデータを第２
人力ポットに常に印加されてある固定データと除算して
除算された第３ディジタルデータを発生する除算器３７
と、 上記メモリ３６から読出される第２ディジタルデータと
上記除ｐ器３７から発生された第３ディジタルデータと
＠口して乗棹された第４ディジタルデータを発生する乗
算器３８と、 上記ＤＳＰ３０からミュート制御信号及び第１ディジタ
ルデータを、そし”Ｃ上記乗粋器３８から第４ディジタ
ルデータを入力して上記ミュート制御信号の論理状態に
よって上記第１又は第４ディジタルデータを１イジタル
ーアナ［Ｊグ（以下、Ｄ−Ａとする）変換器に選択出力
するスイッチ回路３９とから構成する。
３図は本発明の回路図であって、アナログ−ディジタル
（以下、Ａ−Ｄという）変換器から所定ビットのディジ
タル＆声信号を入力して１１１１１処理して処理された
所定ビットのディジタルデータとワードクロツタ列及び
ミュート制御信号を出力するディジタルシグナルプロセ
ッサ（以下、ＤＳＰという）３０と、 上記ＤＳＰ３０からディジタルデータとワードクロック
を入力して上記ワードクロックによって上記ディジタル
データをラッチする第１ラッチ回路３１と、 上記第１ラッチ回路３１から入力されるディジタルデー
タを上記ＤＳＰ３０から印加されるワードクロックによ
ってラッチして遅延させる第２うッヂ回路３２と、 上記第１ラッチ回路３１及び第２ラッチ回路３２のディ
ジタルデータを比較して名声信号の振幅増加または減少
状態を検出した比較信号を発生する比較回路３３と、 上記ＤＳＰ３０から印加されるミコー ト制御信号によ
って上記比較回路３３の比較信号と」−記ラッヂ回路３
１から最上位のビットデータ、即ち符号データを入力し
て」−２二つの入力信号の論叩値により予めセツティン
グされた他のアドレスを発生するアドレスエンコーダ３
４と、 上記アドレス−Ｌン二１−ダ３４から出力されるアドレ
スを上記Ｄ Ｓ Ｐ ３０から印加されるミニＬ−ト１
！ｌ ｉ信号によって入力した後、上記１１Ｓ Ｆ”
ｔ；、 ０から印加されるワードクロック列によ）で上
記入力したアドレスから一定の回数に１ずつ増加す−る
順次アドレスを発生するカウンター３５と、上記カウン
ター３５の−・定の回数に１ずつ増加する順次アドレス
に該当する番地に予め貯蔵された第２ディジタルデータ
を読出すメモリ３６と、上記第１ラッチ回路３１から第
１人力ポットに人力される第１ディジタルデータを第２
人力ポットに常に印加されてある固定データと除算して
除算された第３ディジタルデータを発生する除算器３７
と、 上記メモリ３６から読出される第２ディジタルデータと
上記除ｐ器３７から発生された第３ディジタルデータと
＠口して乗棹された第４ディジタルデータを発生する乗
算器３８と、 上記ＤＳＰ３０からミュート制御信号及び第１ディジタ
ルデータを、そし”Ｃ上記乗粋器３８から第４ディジタ
ルデータを入力して上記ミュート制御信号の論理状態に
よって上記第１又は第４ディジタルデータを１イジタル
ーアナ［Ｊグ（以下、Ｄ−Ａとする）変換器に選択出力
するスイッチ回路３９とから構成する。
１述した第３図を参照して本発明の詳細な説明する。電
源オンの状態でＤＳＰ３０は常にワードクロック列を発
生してライン４２に出力する。そして、ＤＳＰ３０は定
常的な動作時、即ち八−〇変換器から入力される音声デ
ィジタル信号を制御処理した第１ディジタルデータをバ
スラ、イン４０及びスイッチング回路３９を通じてＡ−
Ｄ変換器に出力しようとする時は基底論理状態のミュー
ト♂り御信号をライン４１に出力し、ミュート動作時に
は一定論理状態のミュート制御信号をライン４１に出力
する。
源オンの状態でＤＳＰ３０は常にワードクロック列を発
生してライン４２に出力する。そして、ＤＳＰ３０は定
常的な動作時、即ち八−〇変換器から入力される音声デ
ィジタル信号を制御処理した第１ディジタルデータをバ
スラ、イン４０及びスイッチング回路３９を通じてＡ−
Ｄ変換器に出力しようとする時は基底論理状態のミュー
ト♂り御信号をライン４１に出力し、ミュート動作時に
は一定論理状態のミュート制御信号をライン４１に出力
する。
スイッチング回路３９は基底論理状態のミュート制御信
号によって上記パスライン４０上の第１ディジタルデー
タを入力してＤ−Ａ変換器に出力する。一方この時、第
１ラッチ回路３１は上記ＤＳＰ３０からライン４２を通
じて印加されるワードクロック列によって上記ＤＳＰ３
０からパスライン４０を通じて入力される第１ディジタ
ルデータをラッチしてパスライン４３に出力する。そし
て、第２ラッチ回路３２は上記ライン４２を通じて印加
されるワードクロックによって上記パスライン４３上の
第１ディジタルデータをラッチすることによりワードク
ロック周期程に遅延させて比較回路３３に印加して出力
する。
号によって上記パスライン４０上の第１ディジタルデー
タを入力してＤ−Ａ変換器に出力する。一方この時、第
１ラッチ回路３１は上記ＤＳＰ３０からライン４２を通
じて印加されるワードクロック列によって上記ＤＳＰ３
０からパスライン４０を通じて入力される第１ディジタ
ルデータをラッチしてパスライン４３に出力する。そし
て、第２ラッチ回路３２は上記ライン４２を通じて印加
されるワードクロックによって上記パスライン４３上の
第１ディジタルデータをラッチすることによりワードク
ロック周期程に遅延させて比較回路３３に印加して出力
する。
この状態でＤＳＰ３０は自体のシステムによって損傷さ
れた音声ディジタルデータがＡ−Ｄ変換器から入力され
るとか、聴取者によってミュート要求のある時、ライン
４１上に出力してある基底論理状態のミュートｖ制御信
号を、一定論理状態のミュート制御信号として論理状態
を反転させて出力する。この時、比較回路３３は上記パ
スライン４３上に出力された第１ラッチ回路３１の出力
であるミュート状態になる萌の第１ディジタルデータと
上記第２ラッチ回路３２から上記第１ラッチ回路３１の
出力のすぐ先に出力された第１ディジタルデータを入力
して上記二つの入力データを比較することにより音声情
報の波形が増加状態であったか、又は減少状態であった
かを論理状態によって知ることができる比較信号をアド
レスエンコーダー３４に出力する。
れた音声ディジタルデータがＡ−Ｄ変換器から入力され
るとか、聴取者によってミュート要求のある時、ライン
４１上に出力してある基底論理状態のミュートｖ制御信
号を、一定論理状態のミュート制御信号として論理状態
を反転させて出力する。この時、比較回路３３は上記パ
スライン４３上に出力された第１ラッチ回路３１の出力
であるミュート状態になる萌の第１ディジタルデータと
上記第２ラッチ回路３２から上記第１ラッチ回路３１の
出力のすぐ先に出力された第１ディジタルデータを入力
して上記二つの入力データを比較することにより音声情
報の波形が増加状態であったか、又は減少状態であった
かを論理状態によって知ることができる比較信号をアド
レスエンコーダー３４に出力する。
アドレスエンコーダー３４は上記ＤＳＰ３０からライン
４１を通じて印加されるミュート制御信号の論理状態が
基底論理状態で一定論理状態に変化する時、上記比較回
路３３の比較信号及び上記第１ラッチ回路３１の最上位
のビット、即ちｎ＠データの論理状態を検査して上記入
力信号論理状態に音声情報の波形変化の状態を感知する
ことにより音声情報の波形変化により予めセツティング
されたそれぞれ異なる論理値を持つアドレスの中での一
つのアドレスをカウンター３５に選択出力する。
４１を通じて印加されるミュート制御信号の論理状態が
基底論理状態で一定論理状態に変化する時、上記比較回
路３３の比較信号及び上記第１ラッチ回路３１の最上位
のビット、即ちｎ＠データの論理状態を検査して上記入
力信号論理状態に音声情報の波形変化の状態を感知する
ことにより音声情報の波形変化により予めセツティング
されたそれぞれ異なる論理値を持つアドレスの中での一
つのアドレスをカウンター３５に選択出力する。
この時、カウンター３５も上記ラインを通じて印加され
るミュー１−制御信号の論理状態が基底論理状態で一定
論理状態に変化する時、上記アドレスエン」−ダー３４
から出力されるアドレスを（コードした後、上記ライン
４２を通じてＤＳＰ３０から印加されるワードクロック
列によって上記ワードされたアドレスの論理値から１ｆ
つ増加する所定数の順次アドレスをメモリ３６に出力す
る。
るミュー１−制御信号の論理状態が基底論理状態で一定
論理状態に変化する時、上記アドレスエン」−ダー３４
から出力されるアドレスを（コードした後、上記ライン
４２を通じてＤＳＰ３０から印加されるワードクロック
列によって上記ワードされたアドレスの論理値から１ｆ
つ増加する所定数の順次アドレスをメモリ３６に出力す
る。
そこで、メモリ３６は上記カウンター３５から出力され
る順次アドレスが指定する番地に予め貯蔵された第２デ
ィジタルデータを読出して乗の器３８に順次的に出力す
る。
る順次アドレスが指定する番地に予め貯蔵された第２デ
ィジタルデータを読出して乗の器３８に順次的に出力す
る。
一方、第１ラッチ回路３１からパスライン４３を通じて
第１ディジタルデータを入力する除算器３７はパスライ
ン４４を通じて常に印加されてある固定ディジタルデー
タに上記第１ディジタルデータを除算して除算された第
３ディジタルデータを生成して除算器３８に出力する、
。
第１ディジタルデータを入力する除算器３７はパスライ
ン４４を通じて常に印加されてある固定ディジタルデー
タに上記第１ディジタルデータを除算して除算された第
３ディジタルデータを生成して除算器３８に出力する、
。
この時、上記メモリ３６から第２ディジタルデータと上
記除算器３７から第３ディジタルデータを人力する乗算
器３８は十記第２ディジタルデータと第３ディジタルデ
ータを乗算して乗算された第４ディジタルデータをスイ
ッチング回路３９に出力する。
記除算器３７から第３ディジタルデータを人力する乗算
器３８は十記第２ディジタルデータと第３ディジタルデ
ータを乗算して乗算された第４ディジタルデータをスイ
ッチング回路３９に出力する。
そこで、スイッチング回路３９はライン４１を通じて印
加される一定論理状態のミュート制御信号によって上記
乗算器３８の出力である第４ディジタルデータを入力し
てＤ−Ａ変換器に出力する。
加される一定論理状態のミュート制御信号によって上記
乗算器３８の出力である第４ディジタルデータを入力し
てＤ−Ａ変換器に出力する。
付加的に、上記メモリ３６に貯蔵されに−１２ディジタ
ルデータは一定周波数帯の１周期に対する波形をワード
クロック周期にサンプリングした後、ｎピットに陽子化
して順次的にセツティングして置く。
ルデータは一定周波数帯の１周期に対する波形をワード
クロック周期にサンプリングした後、ｎピットに陽子化
して順次的にセツティングして置く。
そして、上記乗算器３８から出力される第１ディジタル
データは音声情報の１周期波形において、９０°の位相
に、１８０゛の位相に至る区間に対するもので、陽の値
で”０″に減少する波形の形態や２７０°の位相で３６
０°の位相に至る区間に対するもので、陰の値でＯ”に
増加する波形が出力される。
データは音声情報の１周期波形において、９０°の位相
に、１８０゛の位相に至る区間に対するもので、陽の値
で”０″に減少する波形の形態や２７０°の位相で３６
０°の位相に至る区間に対するもので、陰の値でＯ”に
増加する波形が出力される。
第４図は本発明の又他の実施例の回路図であって、第３
図の同−機能及び同一番号を持つＤＳＰ３０及び第１．
第２ラツチ回路３１．３２．比較回路３３．アドレスエ
ンコーダ３４．カウンター３５、メモリ３６．除算器３
７９乗算器３８．スイッチング３９と、上記第１ラッチ
回路３１と比較回路３３との間に設けられて上記第１ラ
ッチ回路３１の出力を補数置換する第１補数置換回路４
４と、上記第１ラッチ回路３１と比較回路３３との間に
接続されて上記第１ラッチ回路３１の最上位のピット、
即ち符号データによって上記第１補数置換回路４４の出
力とか上記第１ラッチ回路３１の出力を比較回路３３に
スイッチング出力する第２スイッチング回路４７と、十
記第２ラッチ回路３２と比較回路３３との間に設けられ
て上記第２ラッチ回路３２の出力を補数置換する第２補
数置換回路４５と、上記第２ラッチ回路３２の出力の中
で最上位のビット、即ち符号データによって１記第２補
数置換回路４５の出力とか、上記第２ラッチ回路３２の
出力を比較回路３３に選択的にスイッチング出力する第
３スイッチング回路４８と、 上記乗算器３８とスイッチング回路３９との間に設けら
れて上記乗算器３８の出力である第４ディジタルデータ
を補数置換する第３補数置換回路４６と、 上記乗算器３８とスイッチング回路３９との間に接続さ
れて上記第１ラッチ回路３１から印加される第１ディジ
タルデータの最上位のピット、即ら符号データによって
上記乗算器３８の出力とか、上記第３補数置換回路４６
の出力を上記スイッチング回路３９に選択的に出力する
第４スイッチング回路４９とから構成する。
図の同−機能及び同一番号を持つＤＳＰ３０及び第１．
第２ラツチ回路３１．３２．比較回路３３．アドレスエ
ンコーダ３４．カウンター３５、メモリ３６．除算器３
７９乗算器３８．スイッチング３９と、上記第１ラッチ
回路３１と比較回路３３との間に設けられて上記第１ラ
ッチ回路３１の出力を補数置換する第１補数置換回路４
４と、上記第１ラッチ回路３１と比較回路３３との間に
接続されて上記第１ラッチ回路３１の最上位のピット、
即ち符号データによって上記第１補数置換回路４４の出
力とか上記第１ラッチ回路３１の出力を比較回路３３に
スイッチング出力する第２スイッチング回路４７と、十
記第２ラッチ回路３２と比較回路３３との間に設けられ
て上記第２ラッチ回路３２の出力を補数置換する第２補
数置換回路４５と、上記第２ラッチ回路３２の出力の中
で最上位のビット、即ち符号データによって１記第２補
数置換回路４５の出力とか、上記第２ラッチ回路３２の
出力を比較回路３３に選択的にスイッチング出力する第
３スイッチング回路４８と、 上記乗算器３８とスイッチング回路３９との間に設けら
れて上記乗算器３８の出力である第４ディジタルデータ
を補数置換する第３補数置換回路４６と、 上記乗算器３８とスイッチング回路３９との間に接続さ
れて上記第１ラッチ回路３１から印加される第１ディジ
タルデータの最上位のピット、即ら符号データによって
上記乗算器３８の出力とか、上記第３補数置換回路４６
の出力を上記スイッチング回路３９に選択的に出力する
第４スイッチング回路４９とから構成する。
１−述した構成に、−Ｌって本発明のＸ他の実゛施例を
説明１仁 第４図の詳細な動作は第３図と同じであるのでその：、
ｉ： ｍな説明は省略し、第１．第２うツチ回路３１．
３２と比較回路３３との間のｆ−タ流れと乗Ｗ器３Ｂと
スイッチング回路３９１ｉＢのデータ伝送流れのみを説
明する。
説明１仁 第４図の詳細な動作は第３図と同じであるのでその：、
ｉ： ｍな説明は省略し、第１．第２うツチ回路３１．
３２と比較回路３３との間のｆ−タ流れと乗Ｗ器３Ｂと
スイッチング回路３９１ｉＢのデータ伝送流れのみを説
明する。
第１．第２ラッｆ＠路３１．３２が各々ワードクロック
の１周■ｊと２周期稈に遅延した第１ディジタルデータ
を出力するが、この時Ｆ記ディジタルデータが場数であ
る時、第１デイジタルデー・りはハイ論理状態の最８１
（つのビットデータを出力するようになって第２．第３
スイッチング回路４７゜４８（よ各々第１．第２ラツチ
回路３１．３２の出力を入力して比較回路３３に出力し
、第４スイッチング回路４つｂ乗枠器３８の第４ディジ
タルデータを入力してスイッチング回路３９に出ｌ〕す
る。
の１周■ｊと２周期稈に遅延した第１ディジタルデータ
を出力するが、この時Ｆ記ディジタルデータが場数であ
る時、第１デイジタルデー・りはハイ論理状態の最８１
（つのビットデータを出力するようになって第２．第３
スイッチング回路４７゜４８（よ各々第１．第２ラツチ
回路３１．３２の出力を入力して比較回路３３に出力し
、第４スイッチング回路４つｂ乗枠器３８の第４ディジ
タルデータを入力してスイッチング回路３９に出ｌ〕す
る。
上記とは異なり第１ディジタルデータが陰数である時、
第１ディジタルデータはロウ論理状態の最上位のビット
データを出力し、第２．第３スイツチング回路４７．４
８は各々補数置換された第１、第２補数Ｅｍ回路４４．
４５の出力を入力１・て比較回路３３Ｌ二出力し、第４
スイッチング回路４９は補数置換された乗専器３８の出
力を入力してスイッヂンｔＺ Ｆｉｌ路３９に出力する
。
第１ディジタルデータはロウ論理状態の最上位のビット
データを出力し、第２．第３スイツチング回路４７．４
８は各々補数置換された第１、第２補数Ｅｍ回路４４．
４５の出力を入力１・て比較回路３３Ｌ二出力し、第４
スイッチング回路４９は補数置換された乗専器３８の出
力を入力してスイッヂンｔＺ Ｆｉｌ路３９に出力する
。
Ｆ記のように第１・−第３補数ｌ換回路４４・・・４６
及び第２へ・第４スイッチング回路４７〜４９を使用し
たら、ゲイジタルデータを場数の形態（、′処理するよ
うになり、この場合メ１す３６は陽子化状の１／４に該
当するデータ聞、即ち低域画面１周期の正弦波形の中の
９０゛の９相から １８０゜の位相に至る区間のみをリ
ンブリングしたのち、陽子化して貯蔵させて作動させる
ことができる。
及び第２へ・第４スイッチング回路４７〜４９を使用し
たら、ゲイジタルデータを場数の形態（、′処理するよ
うになり、この場合メ１す３６は陽子化状の１／４に該
当するデータ聞、即ち低域画面１周期の正弦波形の中の
９０゛の９相から １８０゜の位相に至る区間のみをリ
ンブリングしたのち、陽子化して貯蔵させて作動させる
ことができる。
そして、第３補数置換回路４６を設けたのは２７０°位
相で、３６０°の位相に至る区間を」−記９０°の位相
で１８０°の位相に〒る区１ｍを反転させて具現するよ
うにする。
相で、３６０°の位相に至る区間を」−記９０°の位相
で１８０°の位相に〒る区１ｍを反転させて具現するよ
うにする。
発明の効渠
上述したように本発明はミュー１へ開始時に金山情報波
形を徐々に“０″に到達するようにすることによりポツ
プノイズ発生を防止して聞きずらいじ一ト音の発生を防
止し得る利点がある。
形を徐々に“０″に到達するようにすることによりポツ
プノイズ発生を防止して聞きずらいじ一ト音の発生を防
止し得る利点がある。
第１図は従来の回路図、第２図は第１図に対する各部分
の波形図、第３図は本発明の１実施例の回路図、第４図
は本発明の又他の実施例の回路図である。 ３０−・・ＤＳＰ、３１．３２・・・第１．第２ラッチ
回路、３３・・・比較回路、３４・・・アドレスエンコ
ーダー、３５・・・カウンター、３６・・・メモリ、３
７゜３８・・・除忰器、３９・・・スイッチング回路。 Ｆ Ｉ Ｇ、 １
の波形図、第３図は本発明の１実施例の回路図、第４図
は本発明の又他の実施例の回路図である。 ３０−・・ＤＳＰ、３１．３２・・・第１．第２ラッチ
回路、３３・・・比較回路、３４・・・アドレスエンコ
ーダー、３５・・・カウンター、３６・・・メモリ、３
７゜３８・・・除忰器、３９・・・スイッチング回路。 Ｆ Ｉ Ｇ、 １
Claims (1)
- （１）ディジタルオーディオ機器において、アナログ−
ディジタル変換器から所定ビットのディジタル音声信号
を入力して制御処理して処理された所定ビットのディジ
タルデータとワードクロック列及びミュート制御信号出
力するディジタル信号プロセッサ（３０）と、 上記ＤＳＰ（３０）からディジタルデータとワードクロ
ックを入力して上記ワードクロックによつて上記ディジ
タルデータをラッチする第１ラッチ回路（３１）と、 上記第１ラッチ回路（３１）から入力されるディジタル
データを上記ＤＳＰ（３０）から印加されるワードクロ
ックによってラッチして遅延させる第２ラッチ回路（３
２）と、 上記第１ラッチ回路（３１）及び第２ラッチ回路（３２
）とのディジタルデータを比較して音声信号の波形増加
又は減少変化を検出した比較信号を発生する比較回路（
３３）と、上記ＤＳＰから印加されるミユート制御信号
によって上記比較回路（３３）の比較信号と上記第１ラ
ッチ回路（３１）から最上位のビットデータ、即ち符号
データを入力して上記二つの入力信号の論理値により予
めセッティングされた他のアドレスを発生するアドレス
エンコーダー（３４）と、 上記アドレスエンコーダー（３４）から出力されるアド
レスを上記ＤＳＰ（３０）から印加されるミュート制御
信号によつて入力した後、上記ＤＳＰ（３０）から印加
されるワードクロック列によつて上記入力したアドレス
から一定の回数に１ずつ増加する順次アドレスを発生す
るカウンター（３５）と、 上記カウンター（３５）の一定の回数に１ずつ増加する
順次アドレスに該当する番地に予め貯蔵された第２ディ
ジタルデータを読出すメモリ（３６）と、 上記第１ラッチ回路（３１）から第１入力ポートに入力
される第１ディジタルデータを第２入力ポートに常に印
加されてある固定データと除算して除算された第３ディ
ジタルデータを発生する除算器（３７）と、 上記メモリ（３６）から読出される第２ディジタルデー
タと上記除算器（３７）から発生された第３ディジタル
データと乗算して乗算された第４ディジタルデータを発
生する乗算器（３８）と、 上記ＤＳＰ（３０）からミュート制御信号及び第１ディ
ジタルデータを、そして上記乗算器（３８）から第４デ
ィジタルデータを入力して上記ミュート制御信号の論理
状態によって上記第１又は第４ディジタルデータをディ
ジタル−アナログ変換器に選択出力するスイッチ回路（
３９）とから構成したことを特徴とするミユート回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880010699A KR910006360B1 (ko) | 1988-08-23 | 1988-08-23 | 디지탈 오디오기기의 뮤트회로 |
| KR1988-10699 | 1988-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105628A true JPH02105628A (ja) | 1990-04-18 |
| JPH0611089B2 JPH0611089B2 (ja) | 1994-02-09 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP1207773A Expired - Fee Related JPH0611089B2 (ja) | 1988-08-23 | 1989-08-10 | ディジタルオーディオ機器のミュート回路 |
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| Country | Link |
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| JP (1) | JPH0611089B2 (ja) |
| KR (1) | KR910006360B1 (ja) |
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| DE (1) | DE3927377A1 (ja) |
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| JP2007274428A (ja) * | 2006-03-31 | 2007-10-18 | Thine Electronics Inc | アナログマルチプレクサ |
| KR20110024551A (ko) * | 2009-09-02 | 2011-03-09 | 삼성전자주식회사 | 휴대단말에서 팝업노이즈 제거 방법 및 장치 |
| CN106412761B (zh) | 2011-12-30 | 2020-02-14 | 意法半导体研发(深圳)有限公司 | 用于汽车音频功率放大器的嵌入式扬声器保护 |
| CN113905310B (zh) * | 2021-12-09 | 2022-03-01 | 北京百瑞互联技术有限公司 | 一种蓝牙音频的啸叫检测和抑制方法、装置及介质 |
| US12470187B2 (en) | 2022-05-18 | 2025-11-11 | Stmicroelectronics S.R.L. | Play mute circuit and method |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4430742A (en) * | 1981-11-20 | 1984-02-07 | Motorola, Inc. | Data muting method and apparatus for radio communications systems |
| US4706264A (en) * | 1983-06-22 | 1987-11-10 | Chung Telecommunications | Digital data compression method and means |
| JPS6028310A (ja) * | 1983-07-26 | 1985-02-13 | Nec Corp | 電子ボリユ−ム |
| DE3630692A1 (de) * | 1985-09-10 | 1987-04-30 | Canon Kk | Tonsignaluebertragungssystem |
| JPS63108566A (ja) * | 1986-10-27 | 1988-05-13 | Victor Co Of Japan Ltd | デイジタルミユ−テイング回路 |
-
1988
- 1988-08-23 KR KR1019880010699A patent/KR910006360B1/ko not_active Expired
-
1989
- 1989-04-22 CA CA000609027A patent/CA1302296C/en not_active Expired - Lifetime
- 1989-08-10 JP JP1207773A patent/JPH0611089B2/ja not_active Expired - Fee Related
- 1989-08-18 US US07/395,508 patent/US5063597A/en not_active Expired - Lifetime
- 1989-08-19 DE DE3927377A patent/DE3927377A1/de active Granted
- 1989-08-22 GB GB8919043A patent/GB2222331B/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US5063597A (en) | 1991-11-05 |
| GB8919043D0 (en) | 1989-10-04 |
| KR900003863A (ko) | 1990-03-27 |
| GB2222331A (en) | 1990-02-28 |
| KR910006360B1 (ko) | 1991-08-21 |
| JPH0611089B2 (ja) | 1994-02-09 |
| DE3927377A1 (de) | 1990-03-08 |
| CA1302296C (en) | 1992-06-02 |
| GB2222331B (en) | 1993-05-19 |
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