JPH0210597A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する電気的書替
え可能なメモリセルを用いた不揮゛発性半導体メモリ装
置（Ｅ２　ＦＲＯＭ）に関する。

（従来の技術） Ｅ２　ＦＲＯＭのメモリセル構造として、浮遊ゲートと
制御ゲートを積層形成したＭＯＳトランジスタ構造を基
本とし、浮遊ゲートと基板の間で電荷の授受を行うよう
にしたものが知られている。

その一つは、ＦＬＯＴＯＸ型と呼ばれる。これは。

浮遊ゲートとドレイン拡散層の間に比較的大きいオーバ
ーラツプ部を有し、このオーバーラツプ部の中に一部浮
遊ゲート下のゲート絶縁膜を薄いトンネル絶縁膜として
書替え領域としたものである。

ｎチャネルの場合、電子を浮遊ゲートに注入するには、
ドレイン拡散層に２０Ｖの高電圧を印加し。

制御ゲートをＯＶとする。浮遊ゲートの電子を基板に放
出させる場合には逆に、制御ゲーに２０Ｖの高電圧を印
加し、ドレイン拡散層をＯｖとする。

これにより、メモリセルの書込みおよび消去が行われる
。このＦＬＯＴＯＸ型メモリセルは、浮遊ゲートとドレ
イン拡散層の間に重なりを設け、且つ浮遊ゲート下の一
部にトンネル絶縁膜を形成しなければならないため、微
細化が難しい、という難点がある。これに対し、チャネ
ル領域全体を薄いトンネル絶縁膜としたＦ　Ｅ　ＴＭＯ
Ｓ型のメモリセルがある。書込みおよび消去の電位関係
はＦＬＯＴＯＸ型と同じである。このメモリセルでは、
チャネル領域のゲート絶縁膜と別に書替え領域としてト
ンネル絶縁膜を形成する必要がないので、微細化が容易
である。しかしこのＦ　Ｅ　ＴＭＯＳ型のメモリセルの
場合、ドレイン拡散層に２０Ｖを与え、制御ゲートをＯ
ｖとして浮遊ゲートの電子放出を行う際に、過渡的にか
なり大きい基板電流が流れる。ということが問題となっ
ている。これは、ドレイン拡散層の浮遊ゲートに対抗す
るチャネル側端部表面が空乏状態となり。

ここで一種の表面ブレークダウンを起こすためである。

この様な基板電流が、外部型１ＦｊＶｃｃから昇圧電位
２０Ｖを得る昇圧回路の電流供給能力を上回っていると
、この基板電流に起因して十分な昇圧電位が得られず、
所望の書込み動作が不可能になる。という問題があった
。この基板電流が流れる時間は１０μｓｅｃ程度である
。浮遊ゲートが正に帯電されると薄いトンネル絶縁膜に
高電界がかからなくなるためブレークダウンが起り難く
なり、基板電流もなくなる。

（発明が解決しようとする課題） 以上のようにＦ　Ｅ　ＴＭＯＳ型メモリセルでは。

ドレイン拡散層に高電圧を印加する書込み時、基板電流
が流れて書込みが困難になる。という問題があった。

本発明は、この様な問題を解決した Ｅ２　ＦＲＯＭを提供するとことを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、浮遊ゲートと制御ゲートを有する電気的書替
え可能なメモリセルを配列してメモリアレイが構成され
、メモリセルのドレイン拡散層につながる選択ビット線
に書込み用の高電圧を印加するための昇圧回路を有する
Ｅ２　ＦＲＯＭにおいて、昇圧回路の出力端子にキャパ
シタを設けたことを特徴とする。

（作用） この様な構成とし、昇圧回路出力端子のキャパシタを十
分大容量として、書込み時これが所定の高電圧まで充電
された後にこれを選択されたメモリセルのドレイン拡散
層に供給する。これにより、基板電流が流れても書込み
の高電圧の低下を抑制することができ、確実な書込み動
作が可能になる。

（実施例） 以下１本発明の詳細な説明する。

第１図は、一実施例のＥ２　ＦＲＯＭの要部構成を示す
等価回路である。この実施例では、メモリアレイ１は、
メモリセルＭＴを選択トランジスタＳＴを介して並列接
続して構成したＮＯＲ型を配列して構成している。メモ
リアレイ１に対して。

ロウ・デコーダ２およびカラム・デコーダ３があり、昇
圧回路４の昇圧出力はロウ・デコーダ２およびカラム・
デコーダ３で選択されたメモリセルや選択トランジスタ
のゲートに供給される。もう一つの昇圧回路５は、書込
み時、メモリセルのドレイン拡散層につながるビット線
ＢＬに昇圧電位を供給するためのもので、その出力端子
は切替え回路７　（７＋　、７２．・・・）を介し、カ
ラムゲートトランジスタＣＴを介してビット線ＢＬに接
続されるようになっている。昇圧回路５の出力ノードＮ
１には、大きい容量例えば１μＦのキャパシタ６が接続
されている。ビット線ＢＬはまた。カラムゲートやトラ
ンジスタＣＴを介してセンスアンプ列８に接続されるよ
うになっている。

第２図（ａ）（ｂ）は、ＮＯＲ型セルの構造を示す平面
図とそのＡ−Ａ″断面図である。ｐ型Ｓｉ基板１１に第
１ゲート絶縁膜としてトンネル絶縁膜１２を介して浮遊
ゲート１３が形成され。

この上に第２ゲート絶縁膜１４を介して制御ゲート１５
が形成されて、ＦＥＴＭＯＳ型メモリセル（メモリ・ト
ランジスタ）ＭＴを構成している。

１７　（１７＋　、１７□、・・・）はソース、ドレイ
ンとなるｎ十型層である。メモリセルＭＴに直列に。

ゲート電極１６を持つ通常のＭＯＳトランジスタ構造の
選択トランジスタＳＴが形成されている。

第３図は、切替え回路７の構成例である。制御信号Ｓ（
Ｓ、、Ｓ２．・・・）により制御され、ビット線につな
がるカラムゲート・トランジスタの出カノードＮ２に共
通ドレインを接続したｎチャネルＭＯＳトランジスタＱ
＋とｐチャネルＭＯＳ）ランジスタＱ２．およびｐチャ
ネルＭＯＳトランジスタロ２に一端が接続され、他端が
昇圧回路５の出力ノードＮ、に接続されて、ノードＮ２
により制御されるＤタイプのｎチャネルＭＯＳ）ランジ
スタＱ３により構成されている。

第４図は、昇圧回路５の具体例であり、ＭＯＳトランジ
スタによるダイオードとキャパシタにより構成されたチ
ャージポンプ回路を用いている。

この昇圧回路はよく知られたものである。

この実施例のＥ２　ＦＲＯＭの動作を次に説明する。読
出しおよび消去動作は従来と変わらない。

簡単に説明すれば、読出し時は、ロウ・デコーダ２によ
り選択された選択ゲート例えばＳ０１に５Ｖ、制御ゲー
トＣＧＩはＯｖとし、他の選択ゲートはＯｖとする。選
択ビット線に電流が流れるか否かにより“１”、°０″
を判定する。消去時は２選択された選択ゲートＳＧＩと
制御ゲートＣＧ、に昇圧回路４からの昇圧電位２０Ｖを
印加し２選択ビット線をＯｖとする。これにより１選択
メモリセルで浮遊ゲートに電子が注入され、そのしきい
値が正方向に移動する。

書込み動作は次の通りである。第５図は、書込み動作時
の各部信号波形である。書込みモードに入ると、昇圧回
路クロックφ１．φ２が動作を開始し、昇圧が始まる。

昇圧回路５の出力ノードＮ１にはＣ−１μＦのキャパシ
タ６が接続されており２例えば昇圧回路５の電流供給能
力を１−４０μＡとすると、キャパシタ６をｖｐｐ−２
０Ｖまで充電するに要する時間ｔは。

ｔ−ＣＶ／１ −ＩＸ１０−９Ｘ２０／４０Ｘ１０−１）−０，５［ｍ
５ｃｃ　］ である。キャパシタ６が設定電圧まで充電された後に、
切替え回路７．の制御信号Ｓ１がＯＶとなる。これによ
り切替え回路７１では、ｐチャネルＭＯＳトランジスタ
ロ２がオン、ｎチャネルＭＯＳトランジスタロ１がオフ
となり、ノードＮ２は切替え回路７、を介してノードＮ
１の電位２０Ｖまで充電される。この制御信号Ｓ１が０
■になる前に１選択されたカラムデコーダ出力Ｃ１およ
びロウ・デコーダ出力である選択ゲート出力ＳＧ、は昇
圧回路４により既に２０Ｖに昇圧されている。このとき
選択メモリセルの制御ゲートＣＧ、はＯｖである。従っ
て選択メモリセルでドレイン拡散層に２０Ｖが印加され
、制御ゲートが０■であるため、その浮遊ゲートからの
電子放出（即ち書込み）が行われる。

この書込み動作では、メモリセルで表面ブレークダウン
が生じても、ドレイン拡散層に印加される２０Ｖの電圧
はほとんど低下しない。昇圧回路５の出力ノードＮ１に
設けられたキャパシタ６に十分な電荷が蓄積されている
からである。例えば。

ブレークダウン電流を１μＡとすると、このブレークダ
ウンにより基板に逃げる電荷Ｑａは、基板電流が流れる
時間が１０μｓｅｃとすると。

Ｂ−１ｔ ＝１　［μＡ］　ｘｌｏ−５［ｓｃｃ］−ＩＸＩＯ−”
　　［クーロン］ である。一方、キャパシタ６に蓄積されている電荷Ｑｃ
は。

ｃ−ＣＶ −１０−９［μＦｌ　ｘ２０　［Ｖ］ −２Ｘ１０−８　　［クーロン］ である。従って基板電流として流れる電荷はキャパシタ
６から十分に補充されるから、書込み電圧の低下が殆ど
なく確実な書込み動作が行われることになる。

以上は、１ビット書込みの場合を考えたか１次にベージ
モード書込みにより１度に１００ビット書込みを行う場
合を説明する。このとき基板電流が流れる１０μＳａＣ
の間に基板へ逃げる電荷量Ｑｏは。

Ｑｏ−ＩＸＩＯ−”　　［クーロン］ Ｘ１００　［コ］ −ＩＸＩＯ−９［クーロン］ であり、この間に昇圧回路より供給される電荷Ｑｐは。

Ｑｐ　　＝４０　　［μＡ］　　Ｘ　１０−５［ｓｅｃ
　　］−４Ｘ１０−１Ｏ［クーロン］ である。キャパシタ６に蓄積されている電荷量Ｑｃは。

ＱＣ−２Ｘ１０−８　［クーロン］ であるから、書込み後のキャパシタ電荷量は。

Ｑｃ　＋Ｑｐ　　Ｑｏ　＝１．９４Ｘ１０″″８　［ク
ーロン］ である。このときの書込み電圧は。

２Ｏ−２０Ｘ１．９４ Ｘ１０−８／２Ｘ１０−８−１９　［Ｖ］となる。従っ
てこのページモードの書込みの場合にも、電圧降下は殆
ど問題にならない。

上記実施例では、切替え回路７がオンする前にカラムゲ
ートＣ１および選択ゲートＳＧを予め２０Ｖにするため
に昇圧回路４を用いているが。

もう一つのビット線側の昇圧回路５の出力をこれらのゲ
ートに供給するようにしてもよい。また牛ヤバシタ６と
して実施例では、１μＦのものを用いたが、この容量値
は、基板電流の大きさと一度に書込むセルの数に応じ適
当に選択することができる。またキャパシタ６は容量が
大きく、従って占有面積も大きくなるため、これを外付
けとしてもよい。

上記実施例では、基板電流が問題となるＦＥＴＭＯＳ’
４２メモリセルを用いた場合の実施例であるが、ＦＬＯ
ＴＯＸ型メモリセルの場合にもその構造によっては同様
の基板電流が流れることがあり、その場合には本発明は
有効である。第６図（ａ）（ｂ）は、そのようにＦＬＯ
ＴＯＸ型メモリセルの構造例を示す平面図とそのＡ−Ａ
−断面図である。ｐ型Ｓｉ基板２１に第１ゲート絶縁膜
２２を介して浮遊ゲート２３が設けられ、この上に第２
ゲート絶縁膜２４を介して制御ゲート２５が設けられて
いる。メモリ・トランジスタのソース、ドレイン拡散層
となるｎ中型層２６１２６２の一部は、浮遊ゲート２３
とオーバーラツプするように浮遊ゲート２３の形成前に
予め拡散形成されている。ｎ中型層２６□と２６３の間
にまたがるゲート電極２７が設けられて９選択トランジ
スタが構成されている。メモリ争トランジスタの浮遊ゲ
ート２３の下には、ｎ十型層２６２上に位置して薄いト
ンネル絶縁膜を設けた書替え領域２８が形成されている
。書替え領域２８は第６図（ａ）の平面図に破線で示し
たように、チャネル幅方向にはフィールド領域にまで一
部オーバーラップするようにトンネル絶縁膜を形成して
いる。

ＦＬＯＴＯＸ型メモリセルの書替え領域が通常の構造に
おけるように、ドレイン拡散層領域のチャネル長方向お
よびチャネル幅方向の両端部から共に所定距離をおいて
形成された場合には。

ＦＥＴＭＯＳ型メモリセルのような基板電流は流れない
。拡散層端部上ではゲート絶縁膜が厚く。

書替え時にここに高電界がかからないからである。

しかし第６図に示した例のように、書替え領域２８がフ
ィールド領域にまで重なるようにトンネル絶縁膜を形成
して構成された場合には、このフィールド領域に接する
部分でＦ　Ｅ　ＴＭＯＳ型メモリセルの場合と同様に表
面ブレークダウンによる基板電流が流れる。従ってこの
様なメモリセル構造を用いた場合にも、上記実施例と同
様にビット線側の昇圧回路の出力端子にキャパシタを設
けることにより、同様の効果が得られる。

上記実施例ではＮＯＲ型セルを用いたが２本発明はＮＡ
ＮＤ型セルの場合にも同様に適用できる。

ＮＡＮＤ型セルの構造例を第７図、第８図に示す。

第７図は平面図であり、第８図（ａ）（ｂ）は第７図の
Ａ−Ａ＋、Ｂ−Ｂ″断面図である。Ｓｉ基板３１に、ソ
ース、ドレイン拡散層となるｎ生型層３９を隣接するも
の同士で共用する形で、それぞれ浮遊ゲート３４１〜３
４４と制御ゲート３６１〜３６４を有する４個のＦ　Ｅ
　ＴＭＯＳ型メモリセルが直列接続されて配置される。

制御ゲート３６．〜３６４はそれぞれワード線Ｗ１〜Ｗ
Ｌ４に接続される。ＮＡＮＤセルの両端には選択ゲート
３６ｓ、３６６が設けられ、ドレイン側は選択ゲート３
６５を介してビット線３８に接続されている。

このＮＡＮＤ型セルを用いた場合も、第１図の実施例と
同様にビット線側の昇圧回路にキャパシタを設けること
により、基板電流の影響を低減することかできる。例え
ば、ワード線ＷＬ３をＯｖ。

残り（７）’７−ド線ＷＬ、、ｗｔ、２．ＷＬ４ｉ、：
２０Ｖ。

ビット線に２０Ｖを与えることより、ワード線。

に沿うメモリセルで書込みを行うことができる。

このとき先の実施例と同様に、ビット線側の昇圧回路の
出力端子にキャパシタを設けておくことによって、確実
な書込みが可能になる。なおこの書込みの際、切替え回
路が働いて昇圧電位がビット線に供給されるまでの間、
ビット線はフローティング状態に保つことが望ましい。

そうしないと。

ゲートに高電圧が印加された非選択ワード線に沿うメモ
リセルで誤消去が生じるからである。

［発明の効果］ 以上述べたように本発明によれば。

ＦＥＴＭＯ３型メモリセ型止モリセルＴＯＸ型の一部の
メモリセルでの書込み動作時の基板電流の影響を、ドレ
イン拡散層に与える高電圧を出す昇圧回路の出力端子に
キャパシタを設けることによって低減し、確実な書込み
を可能としたＥ２　ＦＲＯＭを得ることができる。

【図面の簡単な説明】

第１図は２本発明の一実施例のＥ２　ＦＲＯＭの要部構
成を示す等価回路図、第２図（ａ）（ｂ）はそのＮＯＲ
型セルの構造を示す平面図とそのＡ−Ａ−断面図、第３
図は切替え回路の具体的構成例を示す図、第４図は昇圧
回路の具体的構成例を示す図、第５図は書込み動作を説
明するための信号波形図、第６図は本発明の他の実施例
のメモリセル構造を示す平面図とそのＡ−Ａ″断面図、
第７図は更に他の実施例のＮＡＮＤ型セルを示す平面図
、第８図（ａ）（ｂ）はそれぞれ第７図のＡ−Ａ−、Ｂ
−Ｂ＝断面図である。 １・・・メモリアレイ、２・・・ロウ・デコーダ。 ３・・・カラム・デコーダ、４・・・昇圧回路、５・・
・昇圧回路、６・・・キャパシタ、７・・・切替え回路
、８・・・センスアンプ列、ＭＴ・・・メモリセル、Ｓ
Ｔ・・・選択トランジスタ、１１・・・ｐ型Ｓｉ基板、
１２・・・第１ゲート絶縁膜（トンネル絶縁膜）、１３
・・・浮遊ゲート、１４・・・第２ゲート絶゛縁膜、１
５・・・制御ゲート。 １６・・・選択ゲート、１７・・・ｎ十型層。 出願人代理人　弁理士　鈴江武彦 第３区 Ｂ

Claims (1)

【特許請求の範囲】
1. 半導体基板上に浮遊ゲートと制御ゲートが積層され、浮
   遊ゲートと基板の間で電荷の授受により書込み又は消去
   を行う電気的書替え可能なメモリセルを配列してメモリ
   アレイが構成される不揮発性半導体メモリ装置において
   、メモリアレイの選択ビット線に高電圧を与える昇圧回
   路の出力端子にキャパシタを設けたことを特徴とする不
   揮発性半導体メモリ装置。