JPH0210617B2 - - Google Patents

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JPH0210617B2
JPH0210617B2 JP58190314A JP19031483A JPH0210617B2 JP H0210617 B2 JPH0210617 B2 JP H0210617B2 JP 58190314 A JP58190314 A JP 58190314A JP 19031483 A JP19031483 A JP 19031483A JP H0210617 B2 JPH0210617 B2 JP H0210617B2
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JP
Japan
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frame synchronization
circuit
signal
frame
output
Prior art date
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JP58190314A
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Japanese (ja)
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JPS6081940A (en
Inventor
Toshibumi Sato
Yoshihiko Akaiwa
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
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Publication of JPS6081940A publication Critical patent/JPS6081940A/en
Publication of JPH0210617B2 publication Critical patent/JPH0210617B2/ja
Granted legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Synchronizing For Television (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

【発明の詳細な説明】[Detailed description of the invention]

〔発明の属する技術分野〕 本発明は、デイジタル通信装置の受信装置に設
けられるフレーム同期回路に関する。特に、移動
通信に適するバースト誤りによる擾乱に強く誤同
期検出時間の短いフレーム同期回路に関する。 〔従来技術の説明〕 第１図は従来例フレーム同期回路のブロツク図
である。第２図は従来例フレーム同期回路のフレ
ーム同期保護回路のブロツク図である。第３図は
従来例フレーム同期回路におけるフレーム同期保
護回路の状態カウンタの動作を示す状態遷移図で
ある。 従来のフレーム同期回路は第１図に示すように
バースト誤り検出回路を含まないものであつた。
フレーム同期保護回路１４は第２図に示すように
構成され、特にフレーム同期保護回路としてリセ
ツト型フレーム同期保護回路を採用した場合に
は、第２図の状態カウンタ１４2は、信号が入力
端子Ａ，Ｂに入力される毎に第３図に示す状態遷
移図にしたがつて状態遷移していた。すなわち、
入力端子Ａに信号が入力されたときは、第３図の
破線にしたがつて状態遷移を行い、入力端子Ｂに
信号が入力されたときは、実線にしたがつて状態
遷移を行つていた。 従来のフレーム同期回路においては、前方保護
により伝送路でランダム誤りが発生してもフレー
ム同期はすぐにはずれることがないように構成さ
れている。しかし、前方保護フレーム数（NF＋
１）より長いバースト誤りが発生したときは、フ
レーム同期がはずれることがある。前方保護フレ
ーム数を大きくするとバースト誤りによる同期は
ずれは少なくなるが誤同期検出時間が長くなる。
すなわち、バースト誤りによる擾乱に対する強さ
と誤同期検出時間の短縮とを両立できない欠点が
あつた。 〔発明の目的〕 本発明は前記の欠点を除去し、バースト誤り発
生時にフレーム同期保護手段の動作を禁止するこ
とによりバースト誤りによる擾乱に対する強さと
誤同期検出時間の短縮とを両立させ、さらにバー
スト誤り終了時に限りフレーム同期窓の長さを±
Ｎビツトだけ長くし、バースト誤り発生中にフレ
ーム同期位相が±Ｎビツトの範囲でずれたときに
もバースト誤り終了後直ちに正しい同期位相に復
帰することのできるバースト誤り発生中にフレー
ム同期位相がずれたときにもバースト誤り終了後
直ちに正しい同期位相に復帰することのできるフ
レーム同期回路を提供することを目的とする。 〔発明の特徴〕 本発明は、バースト誤り発生時にフレーム同期
保護手段の動作を禁止することによりバースト誤
りによる擾乱に対する強さと誤同期検出時間の短
縮とを両立させ、さらにバースト誤り終了時に限
りフレーム同期窓の長さを±Ｎビツトだけ長く
し、バースト誤り発生中にフレーム同期位相が±
Ｎビツトの範囲でずれたときにもバースト誤り終
了後直ちに正しい同期位相に復帰することのでき
るように構成されたことを特徴とする。 本発明は、 (1) 送信側および受信側のクロツク精度が高いと
きには、バースト誤り発生中にクロツク同期が
はずれる確率が小さいこと、したがつて、フレ
ーム同期位相のずれが小さいこと、 (2) 表に示すように、フレーム同期パターンは、
通常、数ビツトのずれに対して相関が小さくな
るように設計されているため、誤り率が小さい
ときには、フレーム同期窓を広げても誤同期と
なる確率が小さいこと、 以上の二点を利用している。 [Technical field to which the invention pertains] The present invention relates to a frame synchronization circuit provided in a receiving device of a digital communication device. In particular, the present invention relates to a frame synchronization circuit suitable for mobile communications that is resistant to disturbances caused by burst errors and has a short false synchronization detection time. [Description of Prior Art] FIG. 1 is a block diagram of a conventional frame synchronization circuit. FIG. 2 is a block diagram of a frame synchronization protection circuit of a conventional frame synchronization circuit. FIG. 3 is a state transition diagram showing the operation of the state counter of the frame synchronization protection circuit in the conventional frame synchronization circuit. A conventional frame synchronization circuit does not include a burst error detection circuit, as shown in FIG.
The frame synchronization protection circuit 14 is configured as shown in FIG. , B, the state changes according to the state transition diagram shown in FIG. That is,
When a signal is input to input terminal A, the state transition is performed according to the broken line in Figure 3, and when a signal is input to input terminal B, the state transition is performed according to the solid line. . Conventional frame synchronization circuits are configured to prevent frame synchronization from being lost immediately even if a random error occurs on a transmission path due to forward protection. However, the number of forward protection frames (N F +
1) When a longer burst error occurs, frame synchronization may be lost. If the number of forward protection frames is increased, the number of out-of-synchronization due to burst errors will decrease, but the time for detecting erroneous synchronization will increase.
That is, there is a drawback in that it is not possible to achieve both robustness against disturbances caused by burst errors and shortening of the detection time of erroneous synchronization. [Object of the Invention] The present invention eliminates the above-mentioned drawbacks, inhibits the operation of the frame synchronization protection means when a burst error occurs, thereby achieving both robustness against disturbances caused by burst errors and shortening of false synchronization detection time. Adjust the length of the frame synchronization window to ± only at the end of an error.
By increasing the length by N bits, even if the frame synchronization phase shifts within the range of ±N bits during a burst error, the frame synchronization phase can be returned to the correct synchronization phase immediately after the burst error ends. An object of the present invention is to provide a frame synchronization circuit that can immediately return to the correct synchronization phase even when a burst error ends. [Features of the Invention] The present invention achieves both robustness against disturbances caused by burst errors and shortening of false synchronization detection time by prohibiting the operation of the frame synchronization protection means when a burst error occurs, and furthermore, frames synchronization is performed only when a burst error ends. By increasing the window length by ±N bits, the frame synchronization phase is
The present invention is characterized in that it is configured such that even when the synchronization phase deviates within the range of N bits, it can immediately return to the correct synchronization phase after the burst error ends. The present invention has the following advantages: (1) When the clock accuracy on the transmitting side and the receiving side is high, the probability of clock synchronization being lost during a burst error is small, and therefore the frame synchronization phase shift is small; (2) Table 1 The frame synchronization pattern is as shown in
Normally, the design is such that the correlation is small for a shift of several bits, so when the error rate is small, even if the frame synchronization window is widened, the probability of false synchronization is small. ing.

〔実施例による説明〕[Explanation based on examples]

本発明の実施例について図面を参照して説明す
る。第４図は本発明一実施例フレーム同期回路の
ブロツク図である。第４図において、受信データ
系列DATAがクロツク信号再生回路２１および
フレーム同期パターン比較回路２２に入力され、
受信データRDがバースト誤り検出回路２３に入
力される。クロツク信号再生回路２１の再生クロ
ツク信号CLOCKの出力は、フレーム同期パター
ン比較回路２２、フレームカウンタ２４およびフ
レーム同期窓出力回路２５に接続される。フレー
ムカウンタ２４のカウンタ信号Ａ０〜Ａ７の出力
は、フレーム同期窓出力回路２５に接続される。
フレーム同期パターン比較回路２２の一致信号
PDETの出力と、フレーム同期窓出力回路２５の
フレーム同期信号WINDOWの出力とは、アンド
ゲート２６のそれぞれ入力に接続される。アンド
ゲート２６のフレーム同期パターン検出信号
FDETの出力は、フレーム同期窓長選択回路２７
とフレーム同期保護回路２８とに接続される。バ
ースト誤り検出回路２３のバースト誤り検出信号
BDETの出力は、クロツク信号再生回路２１、
フレーム同期窓選択回路２７およびフレーム同期
保護回路２８に接続される。フレームカウンタ２
４のカウンタ信号Ｂ０の出力は、フレーム同期保
護回路２８に接続され、また、フレームカウンタ
２４からフレーム同期信号FSYNCが送出され
る。フレーム同期保護回路２８のハンチングモー
ド信号TUNTの出力は、フレーム同期窓選択回
路２７に接続され、また、リセツト信号RESET
の出力は、フレームカウンタ２４に接続される。
フレーム同期窓選択回路２７の選択信号
SELECTの出力は、フレーム同期窓出力回路２
５に接続される。 ここで本発明の特徴とするところは、このフレ
ーム同期回路内に、クロツク信号再生回路２１、
フレーム同期パターン比較回路２２、バースト誤
り検出回路２３、フレームカウンタ２４、フレー
ム同期窓出力回路２５、アンドゲート回路２６、
フレーム同期窓選択回路２７およびフレーム同期
保護回路２８を備え、バースト誤り発生時にバー
スト誤り検出回路２３からクロツク信号再生回路
２１、フレーム同期窓選択回路２７およびフレー
ム同期保護回路２８にバースト誤り検出信号
BDETが送出され、バースト誤り検出信号
BDETがそれぞれの回路に入力されると、クロ
ツク信号再生回路２１は、バースト誤り発生中に
もかかわらずクロツク信号再生回路２１内のサン
プルホールド２１6により安定な再生クロツク信
号CLOLKを出力し、フレーム同期保護回路２８
は、動作を禁止されるため、誤同期検出時間を短
縮してもバースト誤りにより擾乱されることがな
く、また、フレーム同期窓長選択回路２７によ
り、所定のビツト長のフレーム同期窓信号
WINDOWが選択され、バースト誤り発生中にフ
レーム同期が所定の範囲でずれたときにもバース
ト誤り終了後直ちに正しい同期位相に復帰するこ
とができるように構成されたところにある。 第５図は本発明のフレーム同期回路のクロツク
信号再生回路２１の詳しいブロツク図である。第
５図において、受信データ系列DATAがクロツ
ク信号再生回路２１の微分回路２１1に入力され
る。微分回路２１Ａは、折返し回路２１2、帯域
通過フイルタ２１3を経て位相比較器２１4に接続
される。位相比較器２１4の出力は、低域通過フ
イルタ２１5を経てサンプルホールド２１F6に接
続される。また、図外のバースト誤り検出回路２
３のバースト誤り検出信号BDETの出力がサン
プルホールド回路２１6に接続される。サンプル
ホールド回路２１6の出力は、電圧制御発振器２
１7に接続される。電圧制御発振器２１7の再生ク
ロツク信号CLOCKの出力は、位相比較器２１4に
接続され、また、図外のフレーム同期パターン比
較回路２２、フレームカウンタ２４に接続され
る。 クロツク信号再生回路２１は、受信データ系列
DATAに同期した再生クロツク信号CLOCWを
再生する回路であり、微分回路２１1、折返し回
路２１2、帯域通過フイルタ２１3、位相比較器２
１4、低域通過フイルタ２１5、サンプルホールド
回路２１6および電圧制御発振器２１7より構成さ
れる。 このように構成されたフレーム同期回路の動作
について説明する。第５図において、受信データ
系列DATAを微分回路２１1、折返し回路２１2、
帯域通過フイルタ２１3の順に入力することによ
つて、クロツク信号を得ることができる。本発明
では、このクロツク信号をさらに安定化するため
に、帯域通過フイルタ２１3の出力を位相比較器
２１4、低域通過フイルタ２１5、サンプルホール
ド回路２１6、電圧制御発振器２１7で構成される
位相同期発振回路に入力している。サンプルホー
ル回路２１6を除けば、このような方法も良く知
られているものである。 このサンプルホールド回路２１6は、バースト
誤り検出信号BDETが入力されると、その直前
の時刻における低域通過フイルタ２１5の電圧を
サンプルし、これを保持するものである。電圧制
御発振器２１7として安定なものを選べば、移動
通信のようにフエージングによつて受信信号が瞬
時（この時バースト誤りが発生する）する場合に
も安定な再生クロツク信号CLOCKを出力するこ
とができる。 第６図は本発明のフレーム同期回路のフレーム
同期パターン比較回路２２の詳しくブロツク図で
ある。受信データ系列DATAの図外のクロツク
信号再生回路２１よりの再生クロツク信号
CLOCKとがシフトレジスタ２２1に入力される。
シフトレジスタ２２1の出力は、比較回路２２2に
接続され、フレーム同期パターンと比較される。
比較回路２２2の一致信号PDETの出力は図外の
アンドゲート２６に接続される。フレーム同期パ
ターン比較回路２２は、シフトレジスタ２２1と
比較回路２２2とより構成される。 このように構成されたフレーム同期パターン比
較回路の動作について説明する。受信データ系列
DATAは、シフトレジスタ２２1に入力され、再
生クロツク信号CLOCKにより１ビツトずつシフ
トされる。比較回路２２2は、シフトレジスタ２
２2は、シフトレジスタ２２1の内容とあらかじめ
定められているフレーム同期パターン〔000…11）
とを比較し、一致したときには、一致信号PDET
を出力する。 第７図は本発明のフレーム同期回路のバースト
誤り検出回路２３の詳しいブロツク図である。。
第７図において、受信データRDがバースト誤り
検出回路２３の受信電界強度検出２３1に入力力
される。受信電界強度検出回路２３1の出力は、
閾値回路２３2に接続される。閾値回路２３2のバ
ースト誤り検出信号BDETの出力は、図外のク
ロツク信号再生回路２１、フレーム同期窓選択回
路２７およびフレーム同期保護回路２８に接続れ
る。バースト誤り検出回路２３は、受信電界強度
検出回路２３1とより構成される。 このように構成されたバースト誤り検出回路の
動作を説明する。移動通信においては、フエージ
ングにより受信電界強度が低下したときにバース
ト誤りが生起するため、閾値回路２３2は、受信
電界強度検出回路２３1の出力が閾値以下になつ
たときに、バースト誤り検出信号BDETを出力
する。 第８図は本発明のフレーム同期回路のフレーム
カウンタ２４、フレーム同期窓出力回路２５、ア
ンドゲート回路２６およびフレーム同期窓選択回
路２７の詳しいブロツク図である。第８図におい
て、図外のクロツク信号再生回路２１より再生ク
ロツク信号CLOCKがフレームカウンタ２４のク
ロツク入力CLKとフレーム同期窓出力回路２５
のROM２５1のクロツク入力CLKとに入力され
る。図外のフレーム同期保護回路２８のリセツト
RESTの出力が、フレームカウンタ２４のリセツ
ト入力RESTに接続される。フレームカウンタ２
４のカウンタ信号Ａ０〜Ａ７の出力は、ROM２
５1のカウンタ信号Ａ０〜Ａ７の入力に接続され
る。ROM２５1のカウンタ信号Ｄ０〜Ｄ２の出力
はアンドゲート２５2，２５3，２５4の一方の入
力にそれぞれ接続される。フレームカウンタ２４
のカウンタ信号Ｂ０の出力よりはフレーム同期信
号FSYNCが送信され、また、カウンタ信号Ｂ０
が図外のフレーム同期保護回路２８に入力され
る。図外のフレーム同期パターン比較回路２２の
一致信号PDETの出力は、アンドゲート２６の一
方の入力に接続される。図外のフレーム同期保護
回路２８のハンチングモード信号TUNTの出力
は、前記アンドゲート２５2の他の入力とアンド
ゲート２７2，２７3の一方の入力とに接続され
る。図外のバースト誤り検出回路２３のバースト
誤り検出信号BDETの出力は、アンドゲート２
７1の一方に入力とフリツプフロツプ２７4のセツ
ト入力Ｓに接続される。フリツプフロツプ２７4
の出力Ｑは、前記アンドゲート２７2の他の入力
に接続され、また、出力は、前記アンドゲート
２７3の他の入力に接続される。アンドゲート２
７2の出力は、前記アンドゲート２５3の他の入力
に接続される。アンドゲート２７3の出力は、前
記アンドゲート２５4の他の入力に接続される。
アンドゲート２５2，２５3，２５4の出力は、オ
アゲート２５5の入力にそれぞれ接続される。オ
アゲート２５5のフレーム同期窓信号WINDOW
の出力は、前記アンドゲート２６の他の入力の接
続される。アンドゲート２６のフレーム同期パタ
ーン検出信号FDETの出力は、前記アンドゲート
２７1の他の入力と図外のフレーム同期保護回路
２８に接続される。アンドゲート２７1の出力は、
フリツプフロツプ２７4のリセツト入力Ｒに接続
される。 フレームカウンタ２４は１フレームの長さを
NFR＝256とするとNFR進カウンタで構成される。 フレーム同期窓出力回路２５は、ROM２５1、
アンドゲート回路２５2，２５3，２５4およびオ
アゲート２５5より構成される。 フレーム同期窓選択回路２７は、アンドゲート
２７1，２７2，２７3およびフリツプフロツプ２
７4より構成される。 このように構成されたフレームカウンタ２４、
フレーム同期窓出力回路２５、アンドゲート回路
２６およびフレーム同期窓選択回路２７の動作に
ついて説明する。第９図は第８図のROM２５1の
出力信号Ｄ０〜Ｄ２の波形図である。 フレームカウンタ２４において、１フレームの
長さはNFR＝256であるからNFR進カウンタで構成
され、その値はフレーム同期信号の位相を示して
いる。フレーム同期保護回路２８の出力信号であ
るリセツト信号RESTによりフレームカウンタ２
４はリセツトされ、フレーム同期位相が補正され
る。カウンの値が「０」になつたとき、フレーム
同期信号FSYNCおよびカウンタ信号Ｂ０が出力
される。カウンタＡ０〜Ａ７はフレームカウンタ
の値を示している。 フレーム同期窓出力回路２５において、ROM
２５1は、フレームカウンタ２４の値によつて第
９図に示されるようなカウンタ信号Ｄ０，Ｄ１，
Ｄ２を出力する。選択信号SELECT、アンドゲ
ート２５2，２５3，２５4およびオアゲート２５5
によりカウンタ信号Ｄ０，Ｄ１，Ｄ２のいずれか
一つが選択され、フレーム同期窓信号WINDOW
として出力される。 フレーム同期窓選択回路２７において、フレー
ム同期保護回路２８がハンチングモードのとき
は、カウンタ信号Ｄ０がフレーム同期窓信号
WINDOWとして選択され同期窓はすべての時刻
で開く。フリツプフロツプ２７4は、バースト誤
り検出信号BDETが入力されるとセツトされ、
バースト誤り終率了後に、フレーム同期パターン
検出号が入力されるとリセツトされる。フレーム
同期保護回路２８がハンチングモドでないとき
は、フリツプフロツプ２７4がセツトされていれ
ば３ビツト長のカウンタ信号Ｄ１がフレーム同期
窓信号WINDOWとして選択され、リセツトされ
ていれば、１ビツト長のカウンタ信号Ｂ０がフレ
ーム同期窓信号WINDOWとして選択される。こ
のフレーム同期窓選択回路２７の動作により、バ
ースト誤り発生中にフレーム同期位相が「±１」
ビツトずれたとしても、バースト誤り終了後に、
直ちに同期位相に補正される。以上は、バースト
誤り発生中のフレーム同期位相のずれた「±１」
のビツトの場合について説明したが、同様にし
て、「±Ｎ」ビツト（Ｎ≧２）のずれに対しても
カウンタ信号Ｄ１の長さを「2N＋１」ビツトと
し、フレーム同期パターンを適切に選ぶことで対
処できる。 アンドゲート回路２６は、フレーム同期パター
ン比較回路２２の出力である一致信号PDETとフ
レーム同期窓信号WINDOWとの論理積をとりフ
レーム同期パターン検出信号FDETとして出力す
る。 第１０図は本発明のフレーム同期回路のフレー
ム同期保護回路２８の詳しいブロツク図である。
第１０図において、図外のバースト誤り検出回路
２３よりバースト誤り検出信号BDETが反転回
路２８1に入力される。図外のアンドゲート２６
よりフレーム同期パターン検出信号FDETが、ア
ンドゲート２８2の一方の入力に入力される。フ
レームカウンタ２４よりカウンタ信号Ｂ０が、ア
ンドゲート２８3に入力される。反転回路２８Ａ
の出力は、前記アンドゲート２８2の他の入力と
前記アンドゲート２８3の他の入力とに接続され
る。アンドゲート２８3の出力は、アンドゲート
回路２８4の一方の入力に接続される。アンドゲ
ート２８2のリセツト信号RESETの出力はアンド
ゲート２８4の他の入力と状態カウンタの入力Ｂ
と図外のフレームカウンタ２４とにそれぞれ接続
される。アンドゲート回路２８4の出力は、状態
カウンタ２８5の入力Ａに接続される。状態２８5
のハンチングモード信号HUNTの出力は、図外
のフレーム同期窓選択回路２７に接続される。フ
レーム同期保護回路２８は、状態カウンタ２８5、
アンドゲート２８2，２８3，２８4および反転回
路２８1より構成される。 このように構成されたフレーム同期保護回路の
動作について説明する。リセツト型フレーム同期
保護回路２８が採用されているので、状態カウン
タ２８5は入力端子ＡまたはＢに信号に入力され
る毎に、第３図に示す状態遷移図にしたがつて状
態遷移する。すなわち入力端子Ａに信号が入力さ
れた時は破線にしたがつて状態遷移し、入力端子
Ｂに信号が入力された時は実線にしたがつて状態
遷移する。第３図においてS-NB、S-1は誤同期に
より同期引込み時間が長くなることを防ぐ後方保
護状態を示し、S1，S2，SNFは伝送路誤りにより
簡単にフレーム同期がはずれないための前方保護
状態を示し、S0は定常状態、SHはハンチング状態
を示している。 状態カウンタ２８5は、バースト誤り検出信号
BDETが入力されている場合には、反転回路２
８1およびアンドゲート２８2，２８3により状態
カウンタの入力Ａ，Ｂはしや断され、状態カウン
タ２８5の状態遷移は禁止される。 バースト誤り発生中にフレーム同期位相が±１
ビツトはずれた場合には、フレーム同期窓選択回
路２７の動作により±１ビツト長いフレーム同期
窓信号WINDOWが選択され、バース誤り終了後
にフレーム同期パターン検出信号FDETがアンド
ゲート２８2を介して状態カウンタ２８5の入力Ｂ
に入力され、カウンタ２４のリセツト信号
RESETが送出され直ちに同期位相に補正され
る。 バースト誤り検出信号BDETが入力されない
場合には、フレーム同期パターンの一致信号
PDETとフレーム同期窓信号WINDOWとのタイ
ミングが一致せずフレーム同期パターン検出信号
FDETが送出されないときは、カウンタ２４のカ
ウンタ信号Ｂ０がアンドゲート２８3，２８4を介
して状態カウンタ２８5の入力Ａに入力Ａされ、
第３図に示されるように破線にしたがつて状態遷
移する。状態カウンタ２８5がハンチング状態に
あるときにはハンチングモード信号HUNTがフ
レーム同期窓長選択回路２７に送出され同期窓は
すべての時刻で開かれる。 フレーム同期パターンの一致信号PDETとフレ
ーム同期窓信号WINDOWとのタイミングが一致
しフレーム同期パターン検出信号FDETが送出さ
れるときには、フレーム同期パターン検出信号
FDETがアンドゲート２８2を介して状態カウン
タ２８5の入力Ｂに入力され、また、カウンタ２
４にリセツト信号RESETが送出さ、第３図に示
されるように実線にしたがつて状態遷移する。 〔発明の効果〕 本発明は以上説明したように、バースト誤りに
対して安定な再生クロツク信号が出力され、バー
スト誤り検出回路がバースト誤りを検出したとき
に、フレーム同期保護回路の動作を禁止すること
でバースト誤りによる擾乱に対する強さと誤同期
検出時間の短縮とを両立させ、また、バースト誤
り終了時に限りフレーム同期窓の長さを±Ｎビツ
トだけ長くすることで、バースト誤り発生中にフ
レーム同期位相が±Ｎビツトの範囲でずれたとき
にも、バースト誤り終了後直ちに正しい同期位相
に復帰することができる優れた効果がある。 Embodiments of the present invention will be described with reference to the drawings. FIG. 4 is a block diagram of a frame synchronization circuit according to an embodiment of the present invention. In FIG. 4, the received data series DATA is input to a clock signal regeneration circuit 21 and a frame synchronization pattern comparison circuit 22,
The received data RD is input to the burst error detection circuit 23. The output of the reproduced clock signal CLOCK of the clock signal reproduction circuit 21 is connected to a frame synchronization pattern comparison circuit 22, a frame counter 24, and a frame synchronization window output circuit 25. The outputs of the counter signals A0 to A7 of the frame counter 24 are connected to a frame synchronization window output circuit 25.
Match signal of frame synchronization pattern comparison circuit 22
The output of PDET and the output of the frame synchronization signal WINDOW of the frame synchronization window output circuit 25 are connected to respective inputs of the AND gate 26. Frame synchronization pattern detection signal of AND gate 26
The output of FDET is sent to the frame synchronization window length selection circuit 27.
and the frame synchronization protection circuit 28. Burst error detection signal of burst error detection circuit 23
The output of BDET is sent to the clock signal regeneration circuit 21,
It is connected to a frame synchronization window selection circuit 27 and a frame synchronization protection circuit . frame counter 2
The output of the counter signal B0 of No. 4 is connected to the frame synchronization protection circuit 28, and a frame synchronization signal FSYNC is sent from the frame counter 24. The output of the hunting mode signal TUNT of the frame synchronization protection circuit 28 is connected to the frame synchronization window selection circuit 27, and is also connected to the reset signal RESET.
The output of is connected to the frame counter 24.
Selection signal of frame synchronization window selection circuit 27
SELECT output is frame synchronization window output circuit 2
Connected to 5. Here, the feature of the present invention is that the frame synchronization circuit includes a clock signal regeneration circuit 21,
Frame synchronization pattern comparison circuit 22, burst error detection circuit 23, frame counter 24, frame synchronization window output circuit 25, AND gate circuit 26,
A frame synchronization window selection circuit 27 and a frame synchronization protection circuit 28 are provided, and when a burst error occurs, a burst error detection signal is sent from the burst error detection circuit 23 to the clock signal regeneration circuit 21, the frame synchronization window selection circuit 27, and the frame synchronization protection circuit 28.
BDET is sent out and the burst error detection signal
When BDET is input to each circuit, the clock signal regeneration circuit 21 outputs a stable regenerated clock signal CLOLK by the sample hold 216 in the clock signal regeneration circuit 21 even though a burst error is occurring, and frame synchronization is achieved. Protection circuit 28
Since the operation is prohibited, even if the false synchronization detection time is shortened, it will not be disturbed by burst errors.Furthermore, the frame synchronization window length selection circuit 27 selects a frame synchronization window signal of a predetermined bit length.
Even if WINDOW is selected and the frame synchronization deviates within a predetermined range during the occurrence of a burst error, the system is configured so that it can immediately return to the correct synchronization phase after the burst error ends. FIG. 5 is a detailed block diagram of the clock signal regeneration circuit 21 of the frame synchronization circuit of the present invention. In FIG. 5, the received data series DATA is input to the differentiating circuit 211 of the clock signal reproducing circuit 21. In FIG . The differentiating circuit 21A is connected to a phase comparator 21 4 via a folding circuit 21 2 and a bandpass filter 21 3 . The output of the phase comparator 214 is connected to a sample hold 21F6 via a low pass filter 215 . In addition, burst error detection circuit 2 (not shown)
The output of the burst error detection signal BDET No. 3 is connected to the sample and hold circuit 216 . The output of the sample and hold circuit 216 is the voltage controlled oscillator 2.
1 Connected to 7 . The output of the recovered clock signal CLOCK of the voltage controlled oscillator 217 is connected to the phase comparator 214 , and also to a frame synchronization pattern comparison circuit 22 and a frame counter 24 (not shown). The clock signal regeneration circuit 21 receives the received data series.
This circuit regenerates the regenerated clock signal CLOCW synchronized with DATA, and includes a differentiating circuit 21 1 , a folding circuit 21 2 , a bandpass filter 21 3 , and a phase comparator 2
1 4 , a low-pass filter 21 5 , a sample and hold circuit 21 6 , and a voltage controlled oscillator 21 7 . The operation of the frame synchronization circuit configured in this way will be explained. In FIG. 5, the received data series DATA is divided into a differentiating circuit 21 1 , a folding circuit 21 2 ,
A clock signal can be obtained by sequentially inputting the signals to the bandpass filter 21.sub.3 . In the present invention, in order to further stabilize this clock signal, the output of the band pass filter 21 3 is divided into a phase comparator 21 4 , a low pass filter 21 5 , a sample and hold circuit 21 6 , and a voltage controlled oscillator 21 7 . input to a phase-locked oscillator circuit. With the exception of the sample hole circuit 216 , this method is also well known. When the burst error detection signal BDET is input, the sample and hold circuit 21 6 samples the voltage of the low-pass filter 21 5 at the time just before that, and holds it. If a stable voltage controlled oscillator 217 is selected, a stable recovered clock signal CLOCK can be output even when the received signal is instantaneous due to fading (at this time, burst errors occur) as in mobile communications. Can be done. FIG. 6 is a detailed block diagram of the frame synchronization pattern comparison circuit 22 of the frame synchronization circuit of the present invention. Regenerated clock signal from clock signal regeneration circuit 21 (not shown) for received data series DATA
CLOCK is input to the shift register 221 .
The output of the shift register 22 1 is connected to a comparison circuit 22 2 and compared with the frame synchronization pattern.
The output of the match signal PDET of the comparison circuit 22 2 is connected to an AND gate 26 (not shown). The frame synchronization pattern comparison circuit 22 includes a shift register 22 1 and a comparison circuit 22 2 . The operation of the frame synchronization pattern comparison circuit configured as described above will be explained. Received data series
DATA is input to the shift register 221 and shifted one bit at a time by the reproduced clock signal CLOCK. Comparison circuit 22 2 is shift register 2
2 2 is the contents of the shift register 22 1 and a predetermined frame synchronization pattern [000...11]
and when they match, the match signal PDET
Output. FIG. 7 is a detailed block diagram of the burst error detection circuit 23 of the frame synchronization circuit of the present invention. .
In FIG. 7, received data RD is input to the received field strength detection 23 1 of the burst error detection circuit 23 . The output of the received electric field strength detection circuit 23 1 is
It is connected to the threshold circuit 23 2 . The output of the burst error detection signal BDET from the threshold circuit 232 is connected to a clock signal regeneration circuit 21, a frame synchronization window selection circuit 27, and a frame synchronization protection circuit 28 (not shown). The burst error detection circuit 23 includes a received field strength detection circuit 23 1 . The operation of the burst error detection circuit configured as described above will be explained. In mobile communications, burst errors occur when the received field strength decreases due to fading, so the threshold circuit 232 detects burst errors when the output of the received field strength detection circuit 231 falls below the threshold. Outputs signal BDET. FIG. 8 is a detailed block diagram of the frame counter 24, frame synchronization window output circuit 25, AND gate circuit 26, and frame synchronization window selection circuit 27 of the frame synchronization circuit of the present invention. In FIG. 8, a clock signal reproducing circuit 21 (not shown) outputs a reproduced clock signal CLOCK to a clock input CLK of a frame counter 24 and a frame synchronization window output circuit 25.
It is input to the clock input CLK of the ROM 251 . Resetting the frame synchronization protection circuit 28 (not shown)
The output of REST is connected to the reset input REST of frame counter 24. frame counter 2
4 counter signals A0 to A7 are output from ROM2.
51 is connected to the input of the counter signals A0 to A7. The outputs of the counter signals D0 to D2 of the ROM 25 1 are connected to one input of AND gates 25 2 , 25 3 , and 25 4 , respectively. Frame counter 24
The frame synchronization signal FSYNC is transmitted from the output of the counter signal B0, and the counter signal B0
is input to a frame synchronization protection circuit 28 (not shown). The output of the coincidence signal PDET of the frame synchronization pattern comparison circuit 22 (not shown) is connected to one input of the AND gate 26. The output of the hunting mode signal TUNT of the frame synchronization protection circuit 28 (not shown) is connected to the other input of the AND gate 25 2 and one input of the AND gates 27 2 and 27 3 . The output of the burst error detection signal BDET of the burst error detection circuit 23 (not shown) is output from the AND gate 2.
71 and the set input S of flip-flop 274 . flipflop 27 4
The output Q of is connected to the other input of the AND gate 27 2 , and the output is connected to the other input of the AND gate 27 3 . and gate 2
The output of 7 2 is connected to the other input of the AND gate 25 3 . The output of the AND gate 27 3 is connected to the other input of the AND gate 25 4 .
The outputs of AND gates 25 2 , 25 3 , and 25 4 are respectively connected to the inputs of OR gate 25 5 . OR gate 25 5 frame synchronization window signal WINDOW
The output of is connected to the other input of the AND gate 26. The output of the frame synchronization pattern detection signal FDET of the AND gate 26 is connected to the other input of the AND gate 271 and a frame synchronization protection circuit 28 (not shown). The output of AND gate 27 1 is
It is connected to the reset input R of flip-flop 274 . The frame counter 24 measures the length of one frame.
If N FR = 256, it is composed of N FR base counter. The frame synchronization window output circuit 25 includes a ROM 25 1 ,
It is composed of AND gate circuits 25 2 , 25 3 , 25 4 and an OR gate 25 5 . The frame synchronization window selection circuit 27 includes AND gates 27 1 , 27 2 , 27 3 and a flip-flop 2
7 Consists of 4 . The frame counter 24 configured in this way,
The operations of the frame synchronization window output circuit 25, the AND gate circuit 26, and the frame synchronization window selection circuit 27 will be explained. FIG. 9 is a waveform diagram of output signals D0 to D2 of the ROM 251 in FIG. 8. Since the length of one frame is N FR =256, the frame counter 24 is constituted by an N FR base counter, and its value indicates the phase of the frame synchronization signal. The frame counter 2 is reset by the reset signal REST, which is the output signal of the frame synchronization protection circuit 28.
4 is reset and the frame synchronization phase is corrected. When the value of the counter reaches "0", the frame synchronization signal FSYNC and the counter signal B0 are output. Counters A0 to A7 indicate the values of frame counters. In the frame synchronization window output circuit 25, the ROM
25 1 is the counter signal D0, D1, as shown in FIG. 9 according to the value of the frame counter 24.
Output D2. Selection signal SELECT, AND gates 25 2 , 25 3 , 25 4 and OR gate 25 5
One of the counter signals D0, D1, and D2 is selected by the frame synchronization window signal WINDOW.
is output as In the frame synchronization window selection circuit 27, when the frame synchronization protection circuit 28 is in hunting mode, the counter signal D0 is the frame synchronization window signal.
If selected as WINDOW, the synchronization window will open at all times. The flip-flop 274 is set when the burst error detection signal BDET is input;
It is reset when a frame synchronization pattern detection signal is input after the burst error termination rate has expired. When the frame synchronization protection circuit 28 is not in the hunting mode, if the flip-flop 274 is set, the 3-bit long counter signal D1 is selected as the frame synchronization window signal WINDOW, and if it is reset, the 1-bit long counter signal D1 is selected as the frame synchronization window signal WINDOW. B0 is selected as the frame synchronization window signal WINDOW. Due to the operation of the frame synchronization window selection circuit 27, the frame synchronization phase is set to "±1" during the occurrence of a burst error.
Even if the bit is shifted, after the burst error ends,
Immediately corrected to synchronous phase. The above is "±1" of frame synchronization phase shift during burst error occurrence.
In the same way, the length of the counter signal D1 can be set to "2N+1" bits for a deviation of "±N" bits (N≧2), and the frame synchronization pattern can be appropriately selected. You can deal with it. The AND gate circuit 26 ANDs the coincidence signal PDET, which is the output of the frame synchronization pattern comparison circuit 22, and the frame synchronization window signal WINDOW, and outputs it as a frame synchronization pattern detection signal FDET. FIG. 10 is a detailed block diagram of the frame synchronization protection circuit 28 of the frame synchronization circuit of the present invention.
In FIG. 10, a burst error detection signal BDET is input from a burst error detection circuit 23 (not shown) to an inversion circuit 281 . AND gate 26 (not shown)
The frame synchronization pattern detection signal FDET is input to one input of the AND gate 282 . A counter signal B0 from the frame counter 24 is input to the AND gate 283 . Inversion circuit 28A
The output of is connected to the other input of the AND gate 28 2 and the other input of the AND gate 28 3 . The output of AND gate 28 3 is connected to one input of AND gate circuit 28 4 . The output of the reset signal RESET of the AND gate 282 is connected to the other input of the AND gate 284 and the input B of the state counter.
and a frame counter 24 (not shown), respectively. The output of AND gate circuit 28 4 is connected to input A of state counter 28 5 . condition 28 5
The output of the hunting mode signal HUNT is connected to a frame synchronization window selection circuit 27 (not shown). The frame synchronization protection circuit 28 includes a status counter 28 5 ,
It is composed of AND gates 28 2 , 28 3 , 28 4 and an inversion circuit 28 1 . The operation of the frame synchronization protection circuit configured as described above will be explained. Since the reset type frame synchronization protection circuit 28 is employed, the state counter 285 undergoes a state transition according to the state transition diagram shown in FIG. 3 every time a signal is input to the input terminal A or B. That is, when a signal is input to input terminal A, the state changes according to the broken line, and when a signal is input to input terminal B, the state changes according to the solid line. In Figure 3, S -NB and S -1 indicate a backward protection state that prevents the synchronization pull-in time from increasing due to incorrect synchronization, and S 1 , S 2 and S NF indicate that frame synchronization is not easily lost due to transmission path errors. S 0 indicates a steady state, and S H indicates a hunting state. The status counter 28 5 is a burst error detection signal.
When BDET is input, inverting circuit 2
8 1 and AND gates 28 2 and 28 3 , the inputs A and B of the state counter are cut off, and the state transition of the state counter 28 5 is prohibited. Frame synchronization phase is ±1 while burst error occurs
If the bit is off, the frame synchronization window selection circuit 27 operates to select a frame synchronization window signal WINDOW that is longer by ±1 bit, and after the burst error ends, the frame synchronization pattern detection signal FDET is sent to the state counter 28 via the AND gate 282 . 5 input B
is input to the reset signal of the counter 24.
RESET is sent and the phase is immediately corrected to synchronous phase. If burst error detection signal BDET is not input, frame synchronization pattern match signal
The timing of PDET and frame synchronization window signal WINDOW does not match, and the frame synchronization pattern detection signal
When FDET is not sent out, the counter signal B0 of the counter 24 is inputted to the input A of the state counter 285 via the AND gates 283 and 284 ,
As shown in FIG. 3, the state changes according to the broken lines. When the state counter 285 is in the hunting state, the hunting mode signal HUNT is sent to the frame synchronization window length selection circuit 27, and the synchronization window is opened at all times. When the timings of the frame synchronization pattern coincidence signal PDET and the frame synchronization window signal WINDOW match and the frame synchronization pattern detection signal FDET is sent, the frame synchronization pattern detection signal
FDET is input to the input B of the state counter 285 through the AND gate 282 , and also to the input B of the state counter 285.
4, a reset signal RESET is sent, and the state changes according to the solid line as shown in FIG. [Effects of the Invention] As explained above, the present invention inhibits the operation of the frame synchronization protection circuit when a recovered clock signal that is stable against burst errors is output and the burst error detection circuit detects a burst error. This makes it possible to achieve both robustness against disturbances caused by burst errors and shorten the false synchronization detection time.In addition, by increasing the length of the frame synchronization window by ±N bits only at the end of a burst error, frame synchronization can be achieved while a burst error occurs. Even when the phase deviates within the range of ±N bits, there is an excellent effect in that the correct synchronization phase can be restored immediately after the burst error ends.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来例フレーム同期回路のブロツク
図。第２図は従来例フレーム同期回路のフレーム
同期保護回路のブロツク図。第３図は従来例フレ
ーム同期回路におけるフレーム同期保護回路の従
来カウンタの動作を示す従来遷移図。第４図は本
発明一実施例フレーム同期回路のブロツク図。第
５図は第４図のクロツク信号再生回路２１の詳し
いブロツク図。第６図は第４図のフレーム同期パ
ターン比較回路２２の詳しいブロツク図。第７図
は第４図のバースト誤り検出回路２３の詳しいブ
ロツク図。第８図は第４図のフレームカウンタ２
４、フレーム同期窓出力回路２５、アンドゲート
回路２６およびフレーム同期窓長選択回路２７の
詳しい回路図。第９図は第８図のROM２５1の出
力信号Ｄ０〜Ｄ２の波形図。第１０図は第４図の
フレーム同期保護回路２８の詳しいブロツク図。 １１，２１…クロツク信号再生回路、１２，２
２……フレーム同期パターン比較回路、１３，２
４……フレームカウンタ、１４，２８……フレー
ム同期保護回路、１５，１６1，２５2，２５3，
２５4，２６，２７1，２７2，２７3，２８2，２８
３，２８4……アンドゲート、１６，２５6……オ
アゲート、１６2，２８5……状態カウンタ、２１
１……微分回路、２１2……折返し回路、２１3…
…帯域通過フイルタ、２１4……位相比較器、２
１5……低域通過フイルタ、２１6……サンプルホ
ールド回路、２１7……電圧制御発振器、２２…
…フレーム同期パターン比較回路、２２1……シ
フトレジスタ、２２2……比較回路、２３……バ
ースト誤り検出回路、２３1……受信電界検出回
路、２３2……閾値回路、２５……フレーム同期
窓出力回路、２５1……ROM、２７……フレーム
同期窓長選択回路、２７4……フリツプフロツプ、
２８1……否定回路、Ａ０〜Ａ７，Ｂ０，Ｄ０〜
Ｄ２……カウンタ信号、BDET……バースト誤
り検出信号、CLOCK……再生クロツク信号、
DATA……受信データ系列、FDET……フレー
ム同期検出信号、FSYNC……フレーム同期信
号、HUNT……ハンチング信号、PDET……一
致信号、RD……受信データ、RESET……リセ
ツト信号、SELECT……選択信号、WINDOW…
…フレーム同期窓信号。 FIG. 1 is a block diagram of a conventional frame synchronization circuit. FIG. 2 is a block diagram of a frame synchronization protection circuit of a conventional frame synchronization circuit. FIG. 3 is a conventional transition diagram showing the operation of a conventional counter of a frame synchronization protection circuit in a conventional frame synchronization circuit. FIG. 4 is a block diagram of a frame synchronization circuit according to an embodiment of the present invention. FIG. 5 is a detailed block diagram of the clock signal regeneration circuit 21 of FIG. 4. FIG. 6 is a detailed block diagram of the frame synchronization pattern comparison circuit 22 of FIG. 4. FIG. 7 is a detailed block diagram of the burst error detection circuit 23 of FIG. 4. Figure 8 shows frame counter 2 in Figure 4.
4. Detailed circuit diagram of the frame synchronization window output circuit 25, the AND gate circuit 26, and the frame synchronization window length selection circuit 27. FIG. 9 is a waveform diagram of output signals D0 to D2 of the ROM 251 in FIG. 8. FIG. 10 is a detailed block diagram of the frame synchronization protection circuit 28 of FIG. 4. 11, 21...Clock signal regeneration circuit, 12, 2
2... Frame synchronization pattern comparison circuit, 13, 2
4... Frame counter, 14, 28... Frame synchronization protection circuit, 15, 16 1 , 25 2 , 25 3 ,
25 4 , 26, 27 1 , 27 2 , 27 3 , 28 2 , 28
3 , 28 4 .... AND gate, 16, 25 6 .... OR gate, 16 2 , 28 5 .... State counter, 21
1 ...Differential circuit, 21 2 ...Folding circuit, 21 3 ...
... Band pass filter, 21 4 ... Phase comparator, 2
1 5 ...Low pass filter, 21 6 ...Sample hold circuit, 21 7 ...Voltage controlled oscillator, 22...
... Frame synchronization pattern comparison circuit, 22 1 ... Shift register, 22 2 ... Comparison circuit, 23 ... Burst error detection circuit, 23 1 ... Received electric field detection circuit, 23 2 ... Threshold circuit, 25 ... Frame synchronization Window output circuit, 25 1 ... ROM, 27 ... Frame synchronization window length selection circuit, 27 4 ... flip-flop,
28 1 ...Negation circuit, A0~A7, B0, D0~
D2...Counter signal, BDET...Burst error detection signal, CLOCK...Regenerated clock signal,
DATA: Received data series, FDET: Frame synchronization detection signal, FSYNC: Frame synchronization signal, HUNT: Hunting signal, PDET: Match signal, RD: Received data, RESET: Reset signal, SELECT: Selection Signal, WINDOW…
...Frame synchronization window signal.

Claims (1)

【特許請求の範囲】 １ 受信データ系列に同期したクロツク信号を再
生するクロツク信号再生回路２１と、 この回路により再生されたクロツク信号に基づ
き、受信データ系列とフレーム同期パターンとを
比較し、一致したときに一致信号を出力するフレ
ーム同期パターン比較回路２２と、 前記クロツク信号再生回路の出力クロツク信号
に基づき、フレーム当りのビツト数を計数し、フ
レーム同期信号を出力するフレームカウンタ２４
と、 前記フレームカウンタに同期してフレーム同期
窓信号を出力するフレーム同期窓出力回路２５
と、 前記フレーム同期窓信号と前記一致信号とを入
力し、フレーム同期パターン検出信号を出力する
アンドゲート２６と、 このアンドゲートの出力に基づき、前記フレーム
カウンタにリセツト信号を与えるフレーム同期保
護回路２８と を備えたフレーム同期回路において、 受信データ系列のバースト誤りを検出し、バー
スト誤り検出信号を出力するバースト誤り検出回
路２３と、 この回路の出力に得られるバースト誤り検出信
号に基づき、フレーム同期窓長を選択し、前記フ
レーム同期窓出力回路に与えるフレーム同期窓長
選択回路２７と を設け、 前記フレーム同期窓出力回路は、このフレーム
同期窓長選択回路の出力に基づいて異なるビツト
数のフレーム同期窓信号を出力する手段を含み、 前記フレーム同期保護回路は、前記バースト誤
り検出信号を入力し、この信号があるときには、
前記フレームカウンタへリセツト信号を与えるこ
とを禁止する手段を含む ことを特徴とするフレーム同期回路。[Claims] 1. A clock signal regeneration circuit 21 that regenerates a clock signal synchronized with a received data sequence. Based on the clock signal regenerated by this circuit, the received data sequence and a frame synchronization pattern are compared and if they match. a frame synchronization pattern comparison circuit 22 that sometimes outputs a coincidence signal; and a frame counter 24 that counts the number of bits per frame based on the output clock signal of the clock signal regeneration circuit and outputs a frame synchronization signal.
and a frame synchronization window output circuit 25 that outputs a frame synchronization window signal in synchronization with the frame counter.
an AND gate 26 which inputs the frame synchronization window signal and the coincidence signal and outputs a frame synchronization pattern detection signal; and a frame synchronization protection circuit 28 which provides a reset signal to the frame counter based on the output of the AND gate. A frame synchronization circuit comprising a burst error detection circuit 23 that detects burst errors in a received data sequence and outputs a burst error detection signal, and a frame synchronization window based on the burst error detection signal obtained from the output of this circuit. a frame synchronization window length selection circuit 27 for selecting a frame synchronization window length and applying it to the frame synchronization window output circuit; The frame synchronization protection circuit includes means for outputting a window signal, and the frame synchronization protection circuit inputs the burst error detection signal, and when this signal is present,
A frame synchronization circuit comprising means for prohibiting a reset signal from being applied to the frame counter.
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