JPH02108300A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性記憶装置に関するもので、例えば
、コントロールゲートとフローティングゲ−トとを備え
たスタックドゲート構造の不揮発性半導体記憶素子をメ
モリセルとするＥＰＲＯＭ（イレーザブル＆プログラマ
ブル・リード・オンリー・メモリ）に利用して有効な技
術に関するものである。

〔従来の技術〕

フローティングゲートとコントロールゲートとを備えた
スタックドゲート構造の不揮発性半導体素子をメモリセ
ルとするＥＰＲＯＭの例として、例えば、−オーム社昭
和６０年１２月２５日発行ｒマイクロコンピュータハン
ドブック」頁２６４〜頁２６６がある。

〔発明が解決しようとする課題〕

上記ＥＰＲＯＭの古き込みは、約１２Ｖのような比較的
高い電圧にされた書込み用高電圧ｖｐｐを用いて、記憶
素子のコントロールゲートとドレインとに高電圧を印加
して飽和チャンネル電流を流し、ドレイン近傍のピンチ
オフ領域での高電界により加速された電子、いわゆるホ
ットエレクトロンをフローティングゲートに注入するこ
とにより行われる。このようなメモリセルのテスティン
グの１つとして、デイスターブテストがある。これは、
書き込み終了後にワード線（又はデータ線）に高電圧を
供給して、データ線（又はワード線）に非選択レベルを
与え、この非選択のメモリセルにおける上記フローティ
ングゲートに取り込まれた電荷が失われないことをチエ
ツクするものである。これによって、フローティングゲ
ートとコントロールゲートとの間又はフローティングゲ
ートとドレインとの間の絶縁膜における欠陥の有無を判
別する。すなわち、上記絶縁膜に欠陥（リ−り）がある
と、上記高電圧によって取り込まれた電荷がコントロー
ルゲート又はドレインへリークするものとなる。

上記デイスクープテストは、そのアドレソンシングによ
り１本づつのワード線又はデータ線を選択状態にして、
上記欠陥の有無を識別するために１つのワード線又はデ
ータ線を数十〜数百ｍｓもの比較的長時間にわたって印
加する必要があるので、そのデイスクープテストに比較
的長時間を費やすことになってしまう。ワード線に関し
ては、ワード線を全部まとめて高電圧を印加する一括デ
イスクープテスト回路が考えられている。

そこで、本願発明者等は、データ線についてもワード線
と同様に一括デイスクープテストを行うことを検討した
。この検討の結果、ワード線のように単に全データ線を
選択状態にして高電圧を供給したのでは、いずれか１つ
でもワード線が選択状態にされていると、全データ線か
らいっせいに書き込み電流が流れることになりデバイス
破壊に至る虞れがある。また、上記デバイスの破壊防止
のために全ワード線を非選択状態にすると、データ線に
負荷がなくなる結果となりデータ線の電位が過剰に上昇
して、メモリセルのドレイン、ソース耐圧電圧以上にな
るという問題の生じることが判明した。

この発明の目的は、デイスクープテスト時間の短縮化を
図った不揮発性記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部端子から供給された信号又はその組み合
わせに従ってコントロールゲートとフローティングゲー
トとを備えてなる不揮発性半導体記憶素子のドレインが
結合された複数のデータ線に同時にダミー不揮発性記憶
素子への書き込みにより形成された書き込み用高電圧を
供給するスイッチ回路を設けるとともに、上記不揮発性
半導体記憶素子のコントロールゲートが結合されたワー
ド線の選択動作を行うデコーダ回路に全ワード線を非選
択状態とする機能を設ける。

〔作　用〕

上記した手段によれば、複数のデータ線について同時デ
イスターブテストを行うことができるからテスト時間の
短縮化を図ることができる。

〔実施例〕

第１図には、この発明に係るＥＰＲＯＭの一実施例の要
部回路図が示されている。同図の各回路素子は、公知の
半与体集積回路の製造技術によって、特に制限されない
が、単結晶シリコンのような１つの半導体基板上におい
て形成される。

この実施例のＥＰＲＯＭは、特に制限されないが、８つ
のデータ入出力端子を持つようにされ、８ビツト構成の
データの書き込み及び読み出しが可能のようにされる。

ＥＰＲＯＭは、＋５ボルトのような電源電圧と、十数ボ
ルトのような高いレベルの書き込み電圧ｖｐｐとによっ
て動作される。

ＥＰＲＯＭは、通常の読み出し動作において＋５Ｖのよ
うな電源電圧Ｖｃｃによって動作される。

ＥＰＲＯＭは、特に制限されないが、アドレス人ノコ端
子を介して供給される外部アドレス信号、及び制御端子
ＣＥ、ＯＥ、ＰＧＭ及びアドレス等の３値入力端子ＶＨ
を介して供給されるチップイネーブル信号、出力イネー
ブル信号、プログラム信号、デイスクープテスト信号に
よってその動作が制御される。

この実施例では、上記のように８ビツト構成のデータ書
き込み／読み出しを行うため、８組のメモリアレイＭ−
ＡＲＹとデータ人力／出力回路が設けられるが同図では
、そのうちの１つのメモリアレイＭ−ＡＲＹと、データ
入力回路ＤＩＢ及びデータ出力回路ＤＯＢが代表として
例示的に示されている。

メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているコントロールゲートとフローティングゲートとを
備えたスタックドゲート構造からなり、Ｎチャンネル型
チャンネル注入構造の不揮発性半導体記憶素子（以下、
単にスタックドゲートトランジスタ又はメモリセルとい
う）ＱｌないしＱ６と、ワード線Ｗｌ、Ｗ２及びデータ
線ＤＩ。

Ｄ２〜Ｄｎとから構成されている。上記メモリアレイＭ
−ＡＲＹにおいて、同じ行に配置されたスタックドゲー
トトランジスタＱ１〜Ｑ３　　（Ｑ４〜Ｑ６）のコント
ロールゲートは、それぞれ対応するワード線Ｗｌ、Ｗ２
に接続され、同じ列に配置されたスタックドゲートトラ
ンジスタＱｌ、Ｑ４、Ｑ２．Ｑ５及びＱ３．Ｑ６のドレ
インは、それぞれ対応するデータ線Ｄ１〜Ｄｎに接続さ
れている。

上記スタックドゲートトランジスタＱ１〜Ｑ６の共通ソ
ース￥ＬｆＡＣ８は、回路の接地電位点に結合される。

この実施例のＥＰＲＯＭは、図示しない外部端子を介し
て供給されるＸ、Ｙアドレス信号を受けるアドレスバッ
ファＸＡＤＢ、ＹＡＤＢを含む。

アドレスバッファＸＡＤＢ、ＹＡＤＢによって形成され
た相補アドレス信号は、アドレスデコーダＸＤＣＲ，Ｙ
ＤＣＲに供給される。同図においては、上記Ｘアドレス
バッファＸＡＤＢとＸアドレスデコーダＸＤＣＲを合わ
せて回路ブロックＸＡＤＢ　−ＯＣＲとして示し、上記
ＹアドレスバッファＹＡＤＢとＹアドレスデコーダＹＤ
ＣＲを合わせて回路ブロックＹＡＤＢ　−ＤＣＲとして
示している。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号ｃｅによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹ　（図示
しない他のメモリアレイに対しても同様）のワード線に
供給されるべき選択信号を形成する。Ｘアドレスデコー
ダＸＤＣＲは、特に制限されないが、＋５Ｖの電源電圧
によって動作される。それ故に、ロウアドレスデコーダ
ＸＤＣＲは、５ボルト系の選択信号を形成する。これに
対して、メモリアレイＭ−ＡＲＹによって必要とされる
選択信号のレベルは、読み出し動作において、例えばは
！゛５Ｖのハイレベルとはｘ’　ｏ　ｖＯロウレベルで
あり、書き込み動作の時においては一′書き込み１ｉ１
ＥＶｐｐレベルのハイレベルとは’、；□ｙのロウレベ
ルである。ＸアドレスデコーダＸＤＣＲから出力される
５Ｖ系の選択信号に応答してメモリアレイＭ−ＡＲＹの
ワード線をそれぞれ必要とされるレベルにさせるために
、ＸアドレスデコーダＸＤＣＲは、その出力部に後述す
るようなレベル変換回路が設けられる。

メモリアレイＭ−ＡＲＹに対して共通データ線ＣＤが設
けられている。メモリアレイＭ−ＡＲＹのデータ線とそ
のメモリアレイに対応される共通データ線ＣＤとの間に
は、カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ７〜
Ｑ９が設けられている。

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５Ｖ系の電源電圧によって動作される。Ｙアドレスデ
コーダＹＤＣＲから出力される選択信号は、カラムスイ
ッチ回路の制御のために利用される。ここで、カラムス
イッチ回路は、書き込み動作において、データ入力回路
ＤＩＢにより形成される書き込み電圧レベルの書き込み
信号を伝送できる能力が必要とされる。上記書き込み動
作において、カラムスイッチＭＯＳ　Ｆ　ＥＴを十分に
オン／オフさせることができるようにするため、Ｙアド
レスデコーダＹＤＣＲの出力部には、後述するようなレ
ベル変換回路が設けられる。

上記共通データ線ＣＤは、外部端子Ｉ１０から入力され
る書き込み信号を受けるデータ入力回路ＤＩＢの出力端
子に結合されている。データ入力回路ＤＩＢにおける出
力回路は、書き込み用高電圧ｖｐｐに結合されたデイプ
レッション型負荷ＭＯ３ＦＥＴＱＩＯと、書き込み信号
を受ける入力回路ＷＡの出力信号によりスイッチ制御さ
れるＭＯＳＦＥＴＱＩ　１との直列回路から構成される
。この出力回路は、読み出し動作のとき、ＭＯＳＦＥＴ
ＱＩＩがオフ状態にされることによって、出力がハイイ
ンピーダンス状態になる。

データ出力回路ＤＯＢの入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢの入力部には、書
き込み動作のときにオフ状態になって高電圧の入力を禁
止するスイッチＭＯ３ＦＥＴＱ１２が設けられる。この
スイッチＭＯ３ＦＥＴＱ１２は、制御信号Ｏｅによりス
イッチ制御される。データ出力回路ＤＯＢは、センスア
ンプと、その出力を受ける出カバソファから構成される
。

センスアンプは、特に制限されないが、共通データ線Ｃ
Ｄにバイアス電流を供給するためのバイアス回路を持つ
。バイアス回路は、制御回路Ｃ０ＮＴから供給される上
記制御信号Ｏｅによって動作状態にされ、その動作状態
においてバイアス電流を出力する。バイアス回路は、適
当なレベル検出機能を持つようにされる。これによって
、データ出力回路ＤＯＢの入力レベルが所定電位以下の
時にバイアス電流が形成され、入力レベルが所定電位に
達するとバイアス電流が実質的に０になるようにされる
。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧（“０”）をもっている場合、共通デー
タ線ＣＤと回路の接地点との間に直流電流通路が形成さ
れない。この場合、共通データ線ＣＤは、センスアンプ
からの電流供給によって比較的ハイレベルにされる。セ
ンスアンプにおけるバイアス回路からのバイアス電流の
供給は、共通データ線ＣＤが所定電位に達すると実質的
に停止される。それ故に、共通データ線のハイレベルは
、比較的低い電位に制限される。

これに対して、メモリアレイＭ−ＡＲＹ内の選択された
メモリセルが低いしきい値電圧をもっている場合、共通
データｗｃＣＤと回路の接地点との間にカラムスイッチ
ＭＯ３ＦＥＴ、データ線、選択されたメモリセル及びＭ
ＯＳＦＥＴＱＩ　Ｏを介する直流電流経路が形成される
。それ故に、共通データ線ＣＤは、バイアス回路から供
給されるバイアス電流にかかわらずにロウレベルにされ
る。

このようなバイアス回路による共通データ線ＣＤのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す。すなわち、共通データ線ＣＤ等に信号変化速度を制
限する浮遊容量等の容量が存在するにかかわらずに、読
み出しの高速化を図ることができる。言い換えると、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データ線ＣＤの一方のレベルが他方のレ
ベルへ変化させられるまでの時間を短くすることができ
る。

データ出力回路ＤＯＢにおける出カバソファは、その動
作が読み出し制御信号ｏｅによって制御されるように構
成される。出カバソファは、制御信号ｏｅがはｓ’　５
　Ｖのようなハイレベルなら、センスアンプから供給さ
れる信号と対応するレベルのデータ信号を外部端子Ｉ１
０に出力する。これに対し、出力バッファは、制御信号
ｏｅがはソＯＶＯロウレベルなら、高出力インピーダン
ス状態となるようにされる。これによって、出力バッフ
ァは、書き込み動作時にデータ入出力端子Ｉ１０に供給
される書き込みデータ信号のレベルを制限しないように
される。

この実施例では、デイスクープテストの時間短縮化のた
めに、ＹアドレスデコーダＹＤＣＲは、データ線デイス
クープテスト信号ＤＤＴにより、全データ線選択信号を
形成する。これにより、カラムスイッチＭＯ３ＦＥＴＱ
７〜Ｑ９等が同時オン状態になって各データ線Ｄ１〜Ｄ
ｎを共通データ線ＣＤに結合させる。これにより、全デ
ータ線Ｄ１〜Ｄｎには、データ入力回路ＤＩＢにより形
成された書き込み高電圧が供給される。

これに対応して全ワード線Ｗ１、Ｗ２等はＸアドレスデ
コーダＸＤＣＲにより非選択状態にされる。このように
すると、全データ線Ｄ１〜Ｄｎの電位が高くなりすぎる
ため、データ線Ｄ１〜Ｄｎの遠端側にスイッチＭＯ３Ｆ
ＥＴＱ１６〜Ｑ１８が設けられる。これのスイッチＭＯ
３ＦＥＴＱＩ６〜Ｑ１８のゲートには、制御信号ＤＹが
供給され上記データ線デイスクープテストのときオン状
態にされる。上記スイッチＭＯ３ＦＥＴＱＩ　６〜Ｑ１
８の他端側は共通化され、ダミーセルＱ２０が接続され
る。このダミーセルＱ２０のコントロールゲートには、
ダミーの書き込み電圧ＤＷが供給されることによって書
き込み状態にされる。これにより、データ線Ｄ１〜Ｄｎ
の電位は、上記ダミーセルＱ２０への古き込み動作に従
った電圧になり、通常の書き込み動作とはソ′同じ電位
にすることができる。すなわら、ダミーのトランジスタ
Ｑ２０には、データ入力回路ＤＩＢから供給される高電
圧がカラムスイッチＭＯ３ＦＥＴＱ７〜Ｑ９、全データ
線及びスイッチＭＯＳＦＥＴＱＩ　８及びＱ１９を介し
て印加され、それに対応した書き込み電流が流れる。こ
のダミーのトランジスタＱ２０における書き込み状態で
のドレイン電圧は、上記高電圧Ｖｐｐが約１２Ｖのよう
な高電圧にも係わらずダミーＭＯ３ＦＥＴと上記高電圧
を供給する経路における分布抵抗や負荷ＭＯＳ　Ｆ　Ｅ
ＴＱ　１０等のコンダクタンス比に対応して約９ｖ程度
の比較的低い電位になり、メモリアレイＭ−Ａｌ？Ｙに
おけるスタックドゲートトランジスタのドレイン、ソー
ス間でバンチスルーが生じることを防止できる。

デイスクープテスト時間は、１１０当たりのデータ線の
数が０本ある場合、単位の書き込み時間をＴとすると、
（ｎ−１）ＸＴに設定される。すなわち、データ線デイ
スターブテストは、全データ線の書き込みを行っても、
フローティングゲートに蓄積された情報が変化しないこ
とを保証するためのものであるから上記のテスト時間を
必要とする。例えば、データ線が１０２４本からなり、
１１０が８本であると、単位の書き込み時間を１葛とす
ると、本来上記の関係から１２７ｍ５を要するが、この
実施例のような一括デイスクープテストの採用によって
、原理的にはｌ　ｍｓによりデータ線のデイスクープテ
ストを終了させることができる。

制御回路Ｃ０ＮＴは、電源電圧Ｖｃｃによって動作状態
にされ、外部端子から供給される書き込み高電圧ｖｐｐ
、チップイネーブル信号ＣＥ、出力イネーブル信号ＯＲ
、プログラム信号ＰＧＭ及びテスト信号ＶＨに応じて前
記説明した書き込み／読み出し動作用の各種信号やデイ
スクープテスト用の各種の制御信号を形成する。

第３図には、上記アドレスデコーダＹＤＣＲの具体的一
実施例の回路図が示されている。この実施例のアドレス
デコーダＹＤＣＲは、ＣＭＯ３回路に向けられている。

古き込み及びデイスクープ用の高電圧は、５Ｖ系の信号
を１２Ｖ系の信号に変換するＣＭＯＳレベル変換回路に
より形成される。それ故、デコード部は、アドレス信号
ａｙを受けるナンド（ＮＡＮＤ）ゲート回路Ｇ１が用い
られる。上記ナントゲート回路Ｇ１の出力信号は、Ｎチ
ャンネル型の伝送ゲートＭＯ５ＦＢＴＱ２５を介してＣ
ＭＯＳインバータ回路を構成するＰチャンネルＭＯ３Ｆ
ＥＴＱ２２とＮチャンネルＭＯ３ＦＥＴＱ２３のゲート
に供給される。上記ＣＭＯＳインバータ回路の入力端子
の電源電圧Ｖｌ）りとの間には、ＰチャンネルＭＯ３Ｆ
ＥＴＱ２１が設けられる。このＰチャンネルＭＯ３ＦＥ
ＴＱ２１のゲートには、出力であるカラム選択線Ｙｉに
結合される。また、上記ＣＭＯＳインバータ回路の入力
と回路の接地電位点との間には、Ｎチャンネル型のスイ
ッチＭＯ３ＦＥＴＱ２４が設けられる。このＭＯＳＦＥ
ＴＱ２４のゲートには、データ線のデイスクープテスト
信号ＤＤＴが供給される。この信号ＤＤＴは、インバー
タ回路Ｎｌにより反転されて上記ＭＯ３ＦＥＴＱ２５の
ゲートに供給される。

通常の書き込み／読み出しモードでは、信号ＤＤＴはロ
ウレベル（論理“０”）にされる。上記信号ＤＤＴのロ
ウレベルに応じてインバータ回路Ｎ１の出力信号を受け
るＭＯＳＦＥＴＱ２５のゲート電圧は電源電圧Ｖｃｃの
ようなハイレベルにされている。したがって、書き込み
／読み出しの通常動作モードでは、アドレス信号ａｙが
ハイレベルのとき、ゲート回路ＮＡＮＤの出力信号がロ
ウレベルにされる。これにより、伝送ゲートＭＯ３ＦＥ
ＴＱ２５を介してＣＭＯＳインバータ回路にロウレベル
が伝えられるので、ＰチャンネルＭＯ３ＦＥＴＱ２２が
オン状態に、ＮチャンネルＭＯ３ＦＥＴＱ２３がオフ状
態となり、カラム選択線Ｙｉは電源電圧ＶＩ）Ｉ）に従
ったハイレベルにされる。

すなわち、書き込み動作のとき、上記電源電圧■ｐｐは
約１２Ｖのような高電圧にされているので、カラム選択
線Ｙｉは約１２Ｖのようなハイレベルの選択状態にされ
る。読み出し動作のとき、上記電源電圧Ｖｌ）ｐはＶｃ
ｃと同様な５■にされているため、カラム選択線Ｙｉは
５■のようなハイレベルの選択状態にされる。これに対
して、上記アドレス信号ａｙのうち、いずれか１つでも
ロウレベルのものがあると、ナントゲート回路ＮＡＮＤ
の出力信号はハイレベルにされる。これにより、Ｎチャ
ンネルＭＯ３ＦＥＴＱ２３がオン状態となり、カラム選
択線Ｙｉを回路の接地電位のようなロウレベルにする。

電源電圧Ｖｐρが約１２Ｖのような高電圧のとき、Ｐチ
ャンネルＭＯ３ＦＥＴＱ２２は、ＭＯＳＦＥＴＱ２３の
オン状態によるロウレベルの信号を受けるＰチャンネル
ＭＯ３ＦＥＴＱ２１がオン状態になり、そのゲートをｖ
ｐｐのようなハイレベルにするのでオフ状態となる。こ
のとき、伝送ゲートＭＯ３ＦＥＴＱ２５もオフ状態とな
り、電源電圧ｖｐｐからナントゲート回路ＮＡＮＤのＰ
チャンネルＭＯ３ＦＥＴに向かって直流電流が流れるこ
とはない。このようにして、書き込み動作のとき、５■
系のハイレベル信号は、１２■系のロウレベルとなる。

データ線のデイスクープテストを行うときには、信号Ｄ
ＤＴがロウレベルにされる。これによって、ＭＯＳＦＥ
ＴＱ２５がオフ状態になるとともに、ＭＯＳＦＥＴＱ２
４がオン状態になる。上記ＮチャンネルＭＯ３ＦＥＴＱ
２４のオン状態により、レベル変換回路を構成するＣＭ
ＯＳインバータ回路にロウレベルの入力信号が伝えられ
るので、ＰチャンネルＭＯ３ＦＥＴＱ２２がオン状態に
なり、カラム選択線Ｙｉをｖｐｐのようなハイレベルに
する。これにより、全カラムスイッチＭＯＳ　Ｆ　ＥＴ
をオン状態にすることが可能になる。

第４図には、上記アドレスデコーダＸＤＣＲの具体的一
実施例の回路図が示されている。この実施例のアドレス
デコーダＸＤＣＲは、前記第３図の回路と同様な回路か
ら構成される。すなわち、デコード部は、アドレス信号
ａＸを受けるナントゲート回路Ｇ２が用いられる。上記
ナンドゲート回路Ｇ２の出力信号は、Ｎチャンネル型の
伝送ゲートＭＯ３ＦＥＴＱ３５を介してＣＭＯＳインバ
ータ回路を構成するＰチャンネルＭＯ３ＦＥＴＱ３２と
ＮチャンネルＭＯ３ＦＥＴＱ３３のゲートに供給される
。上記ＣＭＯＳインバータ回路の入力端子の電源電圧ｖ
ｐｐとの間には、ＰチャンネルＭＯ３ＦＢＴＱ３１が設
けられる。このＰチャンネルＭＯ３ＦＥＴＱ３１のゲー
トには、出力であるワード線Ｗｉに結合される。また、
上記ＣＭＯＳインバータ回路の入力と回路の接地電位点
との間には、Ｎチャンネル型のスイッチＭＯ３ＦＥＴＱ
３４が設けられる。ごのＭＯ３ＦＥＴＱ３４のゲートに
は、ワード線のデイスターブテスト信号ＤＷＴが供給さ
れる。この信号ＤＷＴは、インバータ回路Ｎ２により反
転されて上記ＭＯ３ＦＥＴＱ２５のゲートに供給される
。

この実施例の回路の動作は、前記第３図の回路と同様で
あるので、その説明を省略する。

前記のようなデータ線のデイスクープテストのとき、ワ
ード線を全非選択状態にする必要がある。

信号ＤＷＴをロウレベルにすれば、ナントゲート回路Ｇ
２の出力信号に従ってワード線の選択を行う。このとき
、アドレス信号ａｘを全てロウレベルにすれば、例えば
ワー、ド線ＷＯのみが選択されて他は非選択状態になる
。そこで、ワード線ＷＯに対応したナントゲート回路に
、ロウレベルの制御信号を供給することによって、強制
的にワード線ＷＯを非選択状態にすることができる。な
お、ワード線のデイスターブテストのときには、書き込
み信号によりデータ入力回路ＤＩＢのＭＯ３ＦＥＴＱＩ
Ｉをオフ状態にすればよい。

第２図には、この発明に係るＥ　Ｐ　ＲＯＭの他の一実
施例の要部回路図が示されている。

この実施例では、データ線デイスクープテストのとき、
データ線Ｄ１〜Ｄｎに与えられる書き込み高電圧を形成
するダミー回路が、共通データ線ＣＤに設けられる。こ
のダミー回路は、スイッチＭＯ３ＦＥＴＱＩ　９を介し
てダミーＭＯＳ　Ｆ　ＥＴＱ２０が設けられる。この構
成では、上記データ線デイスクープテストのとき、信号
ＤＹによりＭＯ３ＦＥＴＱ１９をオン状態にし、ダミー
ＭＯ３ＦＥＴＱ２０のコントロールゲートに前記ような
書き込み高電圧ＤＷを与える。これにより、共通データ
線ＣＤの電位は、ダミーＭＯ３ＦＥＴＱ２０を書き込み
状態にしたときの電位となり、オン状態にされたカラム
スイッチＭＯ３ＦＥＴＱ７〜Ｑ９を介して全データ線Ｄ
１〜Ｄｎに伝えらる。

この構成では、前記第１図に示したようなダミーＭＯ３
ＦＥＴＱ２０を接続させるスイッチＭＯ３ＦＥＴＱ１６
〜Ｑ１Ｂを省略できる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）外部端子から供給された信号又はその組み合わせ
に従ってコントロールゲートとフローティングゲートと
を備えてなる不揮発性半導体記憶素子のドレインが結合
された全データ線に全選択状態にされたカラムスイッチ
を介して書き込み用高電圧を供給するとともに、ダミー
ＭＯＳ　Ｆ　ＥＴを書き込み状態としてその書き込み電
圧を全データ線に与えることによってデータ線の一括デ
イスタープテストを実現できるという効果が得られる。

（２）全データ線に対してスイッチＭＯ３ＦＥＴを設け
て上記ダミーＭＯ３ＦＥＴを結合させる構成を採ること
によって、実際の書き込み動作に則した高電圧を全デー
タ線に与えることができるという効果が得られる。

（３）共通データ線にダミー回路を設けて上記書き込み
高電圧を形成し、それを全選択状態にされたカラムスイ
ッチを介してデータ線にデイスクープ用の高電圧を与え
ることにより、少ない素子数によりデータ線の一括デイ
スクープテストを実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の構成
において、スイッチＭＯ３ＦＥＴＱＩ　６〜Ｑ１９を介
して設けられるダミーＭＯＳ　Ｆ　ＥＴ側に、データ入
力回路ＤＩＢのＭＯ３ＦＥＴＱＩ　Ｏ及びＱｌｌに相当
するダミ−書き込みＭＯＳＦＥＴを設けて書き込み用高
電圧を供給する構成を採るものであってもよい。この場
合には、カラムスイッチ回路を全選択状態にする必要が
ない。このような構成を採ると、データ線に対応して設
けられるレベル変換回路に、インバータ回路やスイッチ
ＭＯ３ＦＥＴを付加して全選択状態を作り出す回路が省
略できる。これにより全体としてみた場合の回路素子数
を低減できるものとなる。ダミー回路は、高電圧ｖｐｐ
を抵抗等により適当に分圧して形成するものであっても
よい。

同時選択状態にされるデータ線の数は、全データ線を同
時選択状態にするもの他、メモリアレイＭ−ＡＲＹを適
当なブロックに分割して、ブロック毎の複数のデータ線
を同時選択状態にして、前記のようにブロック毎の一括
データ線のデイスクープテストを行うようにするもので
あってもよい。

上記のようにデータ線又はワード線を全非選択又は全選
択とするデコーダの構成は、種々の実施形態を採ること
ができるものである。

ＥＦＲＯＭのデイスクープテストのときの制御信号は、
前記ＶＨのようにデータ線デイスクープテストではＹア
ドレスが実質的に無効にされるため、Ｙアドレス信号を
通常のレベルより高いレベルにすることによって、信号
ＤＷ、ＤＹ及びＤＤＴ、ＤＷＴ等を形成するこの他、デ
イスターブモードを指定する制御信号ＤＴを新たに設け
て、そのロウレベルにより、使用しない特定ビットのＹ
アドレス信号をデータ線デイスクープテスト用の制御信
号として利用する。同様にワード線の一括テイスタープ
テストのときには、Ｘアドレス信号を利用して上記同様
の動作を行うものとしてもよい。あるいは、上記各信号
を追加した制御信号と既存の制御信号との組み合わせ等
により形成するものであってもよい。

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭに適用
した場合について説明したが、これに限定されるもので
はな（、コントロールゲートとフローティングゲートと
を備え、フローティングゲートに電荷を取り込むことに
より記憶動作を行う、例えばＦＬＴＯＸ　（フローティ
ングゲート・トンネルオキサイド）型、ＭＮＯＳ　　（
メクタル・ナイトライド・オキサイド・セミコンダクタ
）型、ＦＬＡＳＨ型のような記憶素子を用いて電気的な
消去を行うことができるＥＥＦＲＯＭ等の半導体記憶装
置等にも広く利用でき、これらのＲＯＭはｌチップのマ
イクロコンピュータ等のような半導体集積回路装置に内
蔵されるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、外部端子から供給された信号又はその組み
合わせに従ってコントロールゲートとフローティングゲ
ートとを備えてなる不揮発性記憶素子のドレインが結合
された全データ線に全選択状態にされたカラムスイッチ
を介して書き込み用高電圧を供給するとともに、ダミー
ＭＯＳＦＥＴを古き込み状態としてその書き込み電圧を
全データ線に与えることによってデータ線の一括デイス
タープテストを実現できる。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＦＲＯＭの一実施例
を示す回路図、 第２図は、この発明が適用されたＥＦＲＯＭの他の一実
施例を示す回路図、 第３図は、そのＹアドレスデコーダ回路の一実施例を示
す回路図、 第４図は、そのＸアドレスデコーダ回路の一実施例を示
す回路図である。 ＸＡＤＢ　−ＤＣＲ・・Ｘアドレスバッファ・デコーダ
、ＹＡＤＢ　−ＤＣＲ・・Ｙアドレスバッファ・デコー
ダ、Ｍ−ＡＲＹ・・メモリアレイ、ＤＯＢ・・データ出
力回路、ＤＩＢ・・データ入力回路、ＷＡ・・データ入
力回路、Ｃ０ＮＴ・・制御回路、Ｇｌ、Ｇ２・・ナント
ゲート回路、Ｎ　１　。 Ｎ２・・インバータ回路

Claims (1)

1. 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを有
   する不揮発性半導体記憶素子がマトリックス状に配置さ
   れてなるメモリアレイと、外部端子から供給された信号
   又はその組み合わせに従って上記不揮発性半導体記憶素
   子のドレインが結合された複数のデータ線に書き込み用
   高電圧を供給するスイッチ回路と、上記スイッチ回路に
   より複数のデータ線に書き込み用高電圧が供給される動
   作モードのとき、上記不揮発性半導体記憶素子のコント
   ロールゲートが結合された全ワード線を非選択状態とす
   る機能を持つＸデコーダ回路と、上記動作モードのとき
   書き込み状態にされたダミー不揮発性記憶素子により上
   記複数のデータ線に与えられる高電圧を形成するダミー
   回路とを備えてなることを特徴とする不揮発性記憶装置
   。 ２、上記複数のデータ線は、全データ線であり、それに
   対応してカラムデコーダは全データ線を同時選択状態に
   する機能を持つものであることを特徴とする特許請求の
   範囲第１項記載の不揮発性記憶装置。 ３、上記スイッチ回路は、カラムスイッチ回路であり、
   ダミーの不揮発性記憶素子はデータ線の遠端側に上記動
   作モードのときオン状態にされるスイッチＭＯＳＦＥＴ
   を介して結合されるものであることを特徴とする特許請
   求の範囲第１項記載の不揮発性記憶装置。 ４、上記ダミーの不揮発性記憶素子は、Ｙデコーダの根
   本に配した構成にされ、全データ線に同一の書き込みド
   レイン電圧がかかるような負荷方法になっていることを
   特徴とする特許請求の範囲第１又は第２項記載の不揮発
   性記憶装置。