JPH0210875A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH0210875A
JPH0210875A JP63162834A JP16283488A JPH0210875A JP H0210875 A JPH0210875 A JP H0210875A JP 63162834 A JP63162834 A JP 63162834A JP 16283488 A JP16283488 A JP 16283488A JP H0210875 A JPH0210875 A JP H0210875A
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JP
Japan
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film
polycrystalline silicon
silicon film
oxide film
molybdenum silicide
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Pending
Application number
JP63162834A
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Japanese (ja)
Inventor
Setsuo Wake
和気 節雄
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

PURPOSE:To eliminate the discontinuity of a molybdenum silicide film by burying beforehand a step of the edge of a polycrystalline silicon film as a floating electrode with a sidewall having a low inclination, and forming a polycrystalline film as a control electrode and a molybdenum silicide film. CONSTITUTION:After a field oxide film 2 and a gate oxide film 3 are formed on a silicon semiconductor substrate 1, a polycrystalline silicon film 4 is deposited, with a resist pattern as a mask the film 4 is selectively removed by etching by an anisotropic plasma etching method, an oxide film 9 is then formed. Then, when the film 9 is removed by an anisotropic etching method, the step of the edge of the film 4 is formed with a sidewall 9a having a low inclination. Thereafter, a gate oxide film 5 is formed on the film 4, a polycrystalline silicon film 6 is deposited, and a molybdenum silicide film 7 is deposited. Subsequently, an impurity diffused layer to become source, drain, a smooth coating film 8, aluminum wirings are formed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、さらに詳し
くは、浮遊電極と制御電極との二層電極を有し、二層目
の制御電極にモリブデンシリサイドなどの高融点金属の
シリサイド膜を併用した浮遊ゲート型不揮発性モスメモ
リ装置の製造方法の改良に係るものである。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and more specifically, the present invention relates to a method for manufacturing a semiconductor device, and more specifically, it has a two-layer electrode consisting of a floating electrode and a control electrode, and the second layer of the control electrode is This invention relates to an improvement in a method for manufacturing a floating gate type nonvolatile MOS memory device that uses a silicide film of a high melting point metal such as molybdenum silicide.

〔従来の技術〕[Conventional technology]

従来例によるこの種の半導体装置として、こ)では、浮
遊ゲート型不揮発性モスメモリ装置の主要な製造工程を
第2図(a) 、 (b)に順次に示しである。
As a conventional semiconductor device of this type, the main manufacturing steps of a floating gate type nonvolatile MOS memory device are sequentially shown in FIGS. 2(a) and 2(b).

すなわち、この第2図において、従来例による装置構成
は、まず、シリコン半導体基板1の一主面上にあって、
フィールド酸化膜2.第1ゲート酸化[3をそれぞれに
形成した後、第1ゲート電極(浮遊電極)となる第1多
結晶シリコン膜4を気相成長法などにより、約3000
人程度の厚さに堆積させ、かつ写真製版技術によるレジ
ストパターンをマスクに用いて、この第1多結晶シリコ
ン膜4をCF、ガスによる異方性プラズマエツチング法
により、選択的にエツチング除去して成形する(同図(
a))。
That is, in FIG. 2, the device configuration according to the conventional example is such that first, on one main surface of the silicon semiconductor substrate 1,
Field oxide film 2. After forming the first gate oxide [3], a first polycrystalline silicon film 4, which will become the first gate electrode (floating electrode), is formed using a vapor phase growth method or the like to form a film of about 3,000 yen.
The first polycrystalline silicon film 4 is deposited to the same thickness as a human body, and is selectively etched away using an anisotropic plasma etching method using CF and gas using a resist pattern created by photolithography as a mask. Molding (see figure (
a)).

ついで、前記第1多結晶シリコン膜4を熱酸化して、第
2ゲート酸化膜5を約500人程度の厚さに形成した後
、第2ゲート電極(制御電極)となる第2多結晶シリコ
ン膜6を気相成長法などにより、約3000人程度の厚
さに堆積させると共に、高融点金属のシリサイド膜、こ
の場合にあっては、モリブデンシリサイド膜7を約30
00人程度の厚さに、ウェハ温度が200〜400℃程
度、アルゴン圧が10−2〜1O−3Torr程度で蒸
着させ、かつこの浮遊ゲート型モスメモリトランジスタ
のソース、ドレイン間隔を決めるようにして(図示省略
)、写真製版技術によるレジストパターンをマスクに用
いて、これらのモリブデンシリサイド膜7.第2多結晶
シリコン膜6.第2ゲート酸化膜5.第1多結晶シリコ
ン膜4および第1ゲート酸化膜3を順次に適当なエツチ
ング手段により、選択的にエツチング除去して成形し、
さらに、その後、ソース、ドレインとなる不純物拡散層
(図示省略)およびスムースコート膜8.それにアルミ
配線(図示省略)などをそれぞれに形成する(同図(a
))のであり、このようにして所期通りの浮遊ゲート型
不揮発性モスメモリ装置を得るのである。
Next, the first polycrystalline silicon film 4 is thermally oxidized to form a second gate oxide film 5 to a thickness of approximately 500 nm, and then a second polycrystalline silicon film that will become a second gate electrode (control electrode) is formed. A film 6 is deposited to a thickness of about 3,000 layers by vapor phase growth, and a silicide film of a refractory metal, in this case a molybdenum silicide film 7, is deposited to a thickness of about 3,000 layers.
The film was deposited to a thickness of about 0.00 mm at a wafer temperature of about 200 to 400°C and an argon pressure of about 10-2 to 1 O-3 Torr, and the spacing between the source and drain of this floating gate type MOS memory transistor was determined. (not shown), these molybdenum silicide films 7. are formed using a photolithographic resist pattern as a mask. Second polycrystalline silicon film6. Second gate oxide film5. The first polycrystalline silicon film 4 and the first gate oxide film 3 are sequentially selectively etched away using an appropriate etching means, and then shaped.
Furthermore, after that, an impurity diffusion layer (not shown) and a smooth coat film 8 which become a source and a drain are added. Then, aluminum wiring (not shown) is formed on each of them (see figure (a)
)), and in this way the desired floating gate type non-volatile MOS memory device is obtained.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、前記のようにして構成される従来の浮遊
ゲート型不揮発性モスメモリ装置にあっては、制al電
極となる第2多結晶シリコン膜6上に、高融点金属のシ
リサイド膜、こ−では、モリブデンシリサイド膜7をス
パッタ法などによって蒸着させる際、浮遊電極となる第
1多結晶シリコン膜4のエツジ部での段差部分の厚さが
、この第1多結晶シリコン膜4と第2ゲート酸化M5と
を合せた膜厚、つまり、約3500人程度になっている
ために、この段差対応部分をモリブデンシリサイドM7
で充分には被覆することができなくて、このモリブデン
シリサイド@7に不連続部分7aを生じ、これらのモリ
ブデンシリサイド膜7および第2多結晶シリコン膜6か
らなる制御電極を配線材料として用いる場合、その電気
抵抗値が高くなって了つと云う不都合がある。
However, in the conventional floating gate type non-volatile MOS memory device configured as described above, a silicide film of a high melting point metal, in this case, When the molybdenum silicide film 7 is deposited by sputtering or the like, the thickness of the stepped portion at the edge of the first polycrystalline silicon film 4, which will serve as a floating electrode, is the same as that of the first polycrystalline silicon film 4 and the second gate oxide M5. Since the combined film thickness is about 3,500, the part corresponding to this step is made of molybdenum silicide M7.
When the molybdenum silicide film 7 and the second polycrystalline silicon film 6 are used as a wiring material, the molybdenum silicide film 7 and the second polycrystalline silicon film 6 are used as wiring materials. There is a disadvantage that the electrical resistance value becomes high.

そして、この場合、前記した高融点金属のシリサイド膜
としてのモリブデンシリサイド7Ii7の不連続性を避
けるために、同モリブデンシリサイド膜7の膜厚を厚く
してゆくと、その内部応力および段差部分が益々大きく
なることから、このような膜厚を増すといった手段では
、このモリブデンシリサイド膜7の不連続性を解決でき
ないものであった。
In this case, in order to avoid the discontinuity of the molybdenum silicide 7Ii7 as the silicide film of the above-mentioned high melting point metal, as the thickness of the molybdenum silicide film 7 is increased, the internal stress and the stepped portion become more and more Since the molybdenum silicide film 7 becomes larger, the discontinuity of the molybdenum silicide film 7 cannot be solved by such means of increasing the film thickness.

この発明は、従来のこのような問題点を解消するために
なされたものであり、従って、その目的とするところは
、浮遊電極となる第1多結晶シリコン膜のエツジ部での
段差部分における高融点金属のシリサイド膜の不連続性
を解消して、可及的に電気抵抗値の低い制御電極として
の第2多結晶シリコン膜および高融点金属のシリサイド
膜からなる電極構造を得られるようにした。この種の半
導体装置の製造方法、こ\では、浮遊ゲート型不揮発性
モスメモリ装置の製造方法を提供することである。
This invention has been made to solve these conventional problems, and therefore, its purpose is to reduce the height of the step at the edge of the first polycrystalline silicon film that becomes the floating electrode. By eliminating the discontinuity of the melting point metal silicide film, it was possible to obtain an electrode structure consisting of a second polycrystalline silicon film as a control electrode with as low an electrical resistance value as possible and a high melting point metal silicide film. . An object of the present invention is to provide a method for manufacturing a semiconductor device of this type, in particular a method for manufacturing a floating gate type nonvolatile MOS memory device.

〔課題を解決するための手段〕[Means to solve the problem]

前記目的を達成するために、この発明に係る半導体装置
の製造方法は、浮遊電極としての第1多結晶シリコン膜
のエツジ部での段差部分を、予め、例えば、45°程度
の緩い傾斜をもつサイドウオールで埋めておき、その後
、制御電極としての第2多結晶シリコン膜および高融点
金属のシリサイド膜を形成させるようにして、このモリ
ブデンシリサイド膜の不連続性を解消させたものである
In order to achieve the above object, the method for manufacturing a semiconductor device according to the present invention includes forming a stepped portion at an edge portion of a first polycrystalline silicon film serving as a floating electrode with a gentle slope of, for example, about 45°. The discontinuity of the molybdenum silicide film is eliminated by filling it with a side wall and then forming a second polycrystalline silicon film as a control electrode and a silicide film of a high melting point metal.

すなわち、この発明は、半導体基板の主面上に、第1ゲ
ート酸化膜を介して、浮遊電極となる第1多結晶シリコ
ン膜を形成させ、かつこの第1多結晶シリコン膜を異方
性エツチング法により選択的に成形し、ごわらの上に、
気相成長法などにより酸化膜を形成する工程と、前記酸
化膜を異方性エツチング法により除去して、前記第1多
結晶シリコン膜のエツジ部での段差部分に、緩いなだら
かな傾斜をもつサイドウオールを残す工程と、前記サイ
ドウオールの部分を含む第1多結晶シリコン股上に、第
2ゲート酸化膜を介して、スパッタ法などによる高融点
金属のシリサイド膜を含んで制御電極となる第2多結晶
シリコン膜を形成する工程とを、少なくとも有すること
を特徴とする半導体装置の製造方法である。
That is, the present invention forms a first polycrystalline silicon film to serve as a floating electrode on the main surface of a semiconductor substrate via a first gate oxide film, and anisotropically etches the first polycrystalline silicon film. Selectively mold it using the method and place it on top of the straw.
A step of forming an oxide film by a vapor phase growth method or the like, and removing the oxide film by an anisotropic etching method to form a step portion at an edge portion of the first polycrystalline silicon film with a gentle gentle slope. A step of leaving a sidewall, and forming a second gate oxide film containing a high melting point metal silicide film by sputtering or the like on the first polycrystalline silicon ridge including the sidewall portion, and forming a second control electrode. A method of manufacturing a semiconductor device, comprising at least a step of forming a polycrystalline silicon film.

〔作   用〕[For production]

従って、この発明方法においては、浮遊電極となる第1
多結晶シリコン膜のエツジ部での段差部分に、緩いなだ
らかな傾斜をもつサイドウオールを残した上で、このサ
イドウオールの部分を含む第1多結晶シリコン膜上に、
第2ゲート酸化膜を介して、スパッタ法などによる高融
点金属のシリサイド膜を含んで制御電極となる第2多結
晶シリコン膜を形成するようにしたから、第1多結晶シ
リコン膜のエツジ部での段差部分においても、高融点金
属のシリサイド膜が連続することになり、このために制
御電極での電気抵抗値を格段に低抵抗化し得るのである
Therefore, in the method of this invention, the first
After leaving a sidewall with a gentle gentle slope in the stepped portion at the edge portion of the polycrystalline silicon film, on the first polycrystalline silicon film including this sidewall portion,
Since the second polycrystalline silicon film containing a high-melting-point metal silicide film and serving as a control electrode is formed by sputtering or the like through the second gate oxide film, the edges of the first polycrystalline silicon film The silicide film of the high-melting point metal is continuous even in the stepped portion, which makes it possible to significantly reduce the electrical resistance value at the control electrode.

〔実 施 例〕〔Example〕

以下、この発明に係る半導体装置の製造方法の実施例に
つき、第1図を参照して詳細に説明する。
Hereinafter, an embodiment of the method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to FIG.

第1図(a)ないしくC)はこの実施例方法を適用した
浮遊ゲート型不揮発性モスメモリ装置の主要な製造工程
の概要構成を模式的に示すそれぞれに断面図であり、こ
れらの第1図実施例方法において、前記第2図従来例方
法と同一符号は同一または相当部分を表わしている。
1(a) to 1C) are cross-sectional views schematically showing the outline configuration of the main manufacturing process of a floating gate type nonvolatile MOS memory device to which this embodiment method is applied; In the method of the embodiment, the same reference numerals as in the conventional method shown in FIG. 2 represent the same or corresponding parts.

すなわち、これらの第1図においても、この実施例によ
る装置構成は、まず、前記した従来例方法の場合と同様
に、シリコン半導体基板Iの一生面上にあって、フィー
ルド酸化膜2.第1ゲート酸化膜3をそれぞれに形成さ
せた後、第1ゲート電極(浮遊電極)となる第1多結晶
シリコン膜4を気相成長法などにより、約3000人程
度の厚さに堆積させ、かつ写真製版技術によるレジスト
パターンをマスクに用いて、この第1多結晶シリコン膜
4をCF4ガスによる異方性プラズマエツチング法によ
り、選択的にエツチング除去して成形させ、その後、こ
れらの上に、同様に気相成長法などによって、約200
0〜3000人程度の厚さの酸化膜9を形成する(同図
(a))。
That is, in FIGS. 1A and 1B, the device configuration according to this embodiment first includes a field oxide film 2. After forming the first gate oxide film 3 on each, a first polycrystalline silicon film 4, which will become the first gate electrode (floating electrode), is deposited to a thickness of about 3000 nm by vapor phase growth or the like. Using a photolithographic resist pattern as a mask, this first polycrystalline silicon film 4 is selectively etched away and formed by an anisotropic plasma etching method using CF4 gas, and then, on top of these, Similarly, about 200
An oxide film 9 having a thickness of about 0 to 3,000 layers is formed (FIG. 3(a)).

ついで、前記酸化膜9を(JIF、+02ガスによる乾
式異方性エツチング法によりエツチング除去するが、こ
のエツチングが異方性であるために、酸化膜9の膜厚相
当分のエツチングが終了した時点では、前記第1多結晶
シリコン膜4のエツジ部での段差部分にあって、例えば
、45°程度の緩いなだらかな傾斜をもったサイドウオ
ール9aが形成されることになる(°同図(b))。
Next, the oxide film 9 is removed by etching by a dry anisotropic etching method using (JIF, +02 gas), but since this etching is anisotropic, when the etching corresponding to the thickness of the oxide film 9 is completed, In this case, a sidewall 9a having a gentle slope of, for example, about 45 degrees is formed in the stepped portion at the edge of the first polycrystalline silicon film 4 (°(b) in the same figure). )).

さらに、その後、前記サイドウオール9aの部分を含む
第1多結晶シリコン膜4を熱酸化して、第2ゲート酸化
膜5を約500人程度の厚さに形成した上で、第2ゲー
ト電極(制御電極)となる第2多結晶シリコン膜6を気
相成長法などにより、約3000人程度の厚さに堆積さ
せると共に、高融点金属のシリサイド膜、この場合には
、モリブデンシリサイド膜7をスパッタ法などにより、
約3000人程度の厚さに、ウェハ温度200〜400
℃程度、アルゴン圧101〜10−’Torr程度で蒸
着させ、かっこの浮遊ゲート型モスメモリトランジスタ
でのソース、ドレイン間隔を決めるようにして(図示省
略)、写真製版技術によるレジストパターンをマスクに
用いて、これらのモリブデンシリサイド膜7、第2多結
晶シリコン膜6.第2ゲート酸化膜5.第1多結晶シリ
コン膜4および第1ゲート酸化膜3を順次に適当なエツ
チング法により、選択的にエツチング除去して成形し、
続いて、ソース、ドレインとなる不純物拡散層(図示省
略)およびスムースコート膜8.それにアルミ配線(図
示省略)などをそれぞれに形成する(同図(C))ので
あり、このようにして連続されたモリブデンシリサイド
膜7をもつ、所期通りの浮遊ゲート型不揮発性モスメモ
リ装置を得るのである。
Furthermore, after that, the first polycrystalline silicon film 4 including the sidewall 9a portion is thermally oxidized to form a second gate oxide film 5 to a thickness of approximately 500 nm, and the second gate electrode ( A second polycrystalline silicon film 6, which will become a control electrode (control electrode), is deposited to a thickness of about 3,000 layers by vapor phase growth or the like, and a silicide film of a refractory metal, in this case a molybdenum silicide film 7, is sputtered. By law etc.
The thickness of the wafer is approximately 3,000, and the wafer temperature is 200 to 400.
℃, and an argon pressure of about 101 to 10-' Torr, the source and drain spacing of the floating gate type MOS memory transistor shown in parentheses is determined (not shown), and a resist pattern made by photolithography is used as a mask. These molybdenum silicide film 7, second polycrystalline silicon film 6. Second gate oxide film5. The first polycrystalline silicon film 4 and the first gate oxide film 3 are sequentially etched and removed selectively by an appropriate etching method, and then formed.
Subsequently, an impurity diffusion layer (not shown) and a smooth coat film 8 which will become a source and a drain are formed. Aluminum wiring (not shown) and the like are then formed on each of them (Figure (C)). In this way, the desired floating gate type non-volatile MOS memory device having a continuous molybdenum silicide film 7 is obtained. It is.

従って、この実施例方法においては、浮遊電極となる第
1多結晶シリコン膜4のエツジ部での段差部分に、予め
、緩いなだらかな傾斜をもつサイドウオール9aを残し
ておき、このサイドウオール9aの部分を含む第1多結
晶シリコン膜4上に、第2ゲート酸化膜5を介して、ス
パッタ法などによるモリブデンシリサイド膜7を含んで
制御電極となる第2多結晶シリコン膜6を形成するよう
にしたから、第1多結晶シリコン膜4のエツジ部での段
差部分においても、モリブデンシリサイド膜7が連続す
ることになり、このためにこれらの第2多結晶シリコン
膜6およびモリブデンシリサイド膜7からなる制御電極
での電気抵抗値を低く抑−1できる。
Therefore, in the method of this embodiment, a sidewall 9a having a gentle gentle slope is left in advance at the step portion at the edge of the first polycrystalline silicon film 4, which will serve as a floating electrode, and this sidewall 9a is A second polycrystalline silicon film 6 including a molybdenum silicide film 7 and serving as a control electrode is formed by sputtering or the like on the first polycrystalline silicon film 4 including the second gate oxide film 5. Therefore, the molybdenum silicide film 7 is continuous even in the stepped portion at the edge portion of the first polycrystalline silicon film 4, and for this reason, the molybdenum silicide film 7 is made up of the second polycrystalline silicon film 6 and the molybdenum silicide film 7. The electrical resistance value at the control electrode can be kept low.

また、一方、この種の浮遊ゲート型不揮発性モスメモリ
装置においては、第1ゲート電極となる第1多結晶シリ
コン膜4と第2ゲート電極となる第2多結晶シリコン膜
6とで形成される容量を可及的に大きく保持すること、
つまりこSでは、層間絶縁膜ともなる第2ゲート酸化@
5を薄く形成することが、その特性上重要でありながら
、これらの第1および第2の各多結晶シリコン膜4.6
間の絶縁耐圧もまた高く保持したいと云う相反した要求
があるが、この実施例構成の場合には、これらの第1多
結晶シリコン膜4と第2多結晶シリコン膜6との平面的
に相対向している部分での第2ゲート酸化膜5の膜厚を
薄くしたま工、第1多結晶シリコン膜4での側壁部の該
当絶縁膜の膜厚がサイドウオール9aによって厚くされ
ることになるので、これらの第1および第2の各多結晶
シリコン膜4,6間に形成される容量を大きく保持させ
たま〜で、その絶縁耐圧を効果的に向上し得るのである
On the other hand, in this type of floating gate type nonvolatile MOS memory device, a capacitor formed by a first polycrystalline silicon film 4 serving as a first gate electrode and a second polycrystalline silicon film 6 serving as a second gate electrode to keep it as large as possible,
In other words, in this S, the second gate oxide, which also serves as an interlayer insulating film,
Although forming the first and second polycrystalline silicon films 4.6 thinly is important for its characteristics,
There is a conflicting demand to maintain a high dielectric strength between the first polycrystalline silicon film 4 and the second polycrystalline silicon film 6. By making the thickness of the second gate oxide film 5 thinner in the portion facing the sidewall, the thickness of the corresponding insulating film on the sidewall portion of the first polycrystalline silicon film 4 is increased by the sidewall 9a. Therefore, while the capacitance formed between each of the first and second polycrystalline silicon films 4 and 6 is kept large, the dielectric breakdown voltage can be effectively improved.

なお、前記実施例においては、この発明を浮遊ゲート型
不揮発性モスメモリ装置に適用する場合について述べた
が、同様な構成の他の半導体装置にも適用可能であるこ
とは勿論であって、同様な作用、効果を期待できるので
あり、またこ\では、第1多結晶シリコン膜のエツジ部
での段差部分に生ずるモリブデンシリサイド膜の不連続
性について述べたが、その他の材料によって形成される
段差部分上に、別の高融点金属のシリサイド膜1例えば
、タングステンシリサイド膜を形成させる場合での不連
続性の改善にも役立つものである。
In the above embodiments, the case where the present invention is applied to a floating gate type non-volatile MOS memory device has been described, but it is of course applicable to other semiconductor devices having a similar configuration. In addition, although this article has described the discontinuity of the molybdenum silicide film that occurs at the step portion at the edge of the first polycrystalline silicon film, the discontinuity of the molybdenum silicide film that occurs at the step portion formed by other materials This is also useful for improving discontinuity when another high melting point metal silicide film 1, for example, a tungsten silicide film, is formed thereon.

〔発明の効果〕〔Effect of the invention〕

以上詳述したようにこの発明方法によれば、浮遊電極と
なる第1多結晶シリコン膜と、制御電極となる第2多結
晶シリコン膜との二層電極を有し、二層目の制御電極と
なる第2多結晶シリコン膜に、モリブデンシリサイドな
どの高融点金属のシリサイド膜を併用した浮遊ゲート型
不揮発性モスメモリ装置において、第1多結晶シリコン
膜のエツジ部での段差部分に、緩いなだらかな傾斜をも
つサイドウオールを残した状態で、このサイドウオール
の部分を含む第1多結晶シリコン股上に、第2ゲート酸
化膜を介して、スパッタ法などによる高融点金属のシリ
サイド膜を含んで制御電極となる第2多結晶シリコン膜
を形成するようにしたから、第1多結晶シリコン膜のエ
ツジ部での段差部分においても、高融点金属のシリサイ
ド膜が連続されることになり、このためにこれらの第2
多結晶シリコン膜およびモリブデンシリサイド膜からな
る制御電極での電気抵抗値を、従来の構成に比較して格
段に低抵抗化し得ると云う利点を有し、また、同時に第
1多結晶シリコン膜と第2多結晶シリコン膜とで形成さ
れる容量を可及的に大きく保持した状態で、かつこれら
の第1および第2の各多結晶シリコン膜間の絶縁耐圧も
また高く保持でき、併せて、装置構造的にも比較的簡単
で容易に製造し得るなどの優れた特長を有するものであ
る。
As detailed above, according to the method of the present invention, the method has a two-layer electrode consisting of a first polycrystalline silicon film serving as a floating electrode and a second polycrystalline silicon film serving as a control electrode, and the second layer control electrode In a floating gate non-volatile MOS memory device in which a second polycrystalline silicon film is combined with a silicide film of a high-melting point metal such as molybdenum silicide, there is a gentle, gentle step at the edge of the first polycrystalline silicon film. With the sloped sidewall remaining, a control electrode is formed on the first polycrystalline silicon crotch, including the sidewall portion, through a second gate oxide film, including a silicide film of a high melting point metal by sputtering or the like. Since the second polycrystalline silicon film is formed, the high melting point metal silicide film is continuous even in the step portion at the edge of the first polycrystalline silicon film. the second of
It has the advantage that the electrical resistance value of the control electrode made of the polycrystalline silicon film and the molybdenum silicide film can be significantly lowered compared to the conventional structure. The capacitance formed by the first and second polycrystalline silicon films can be maintained as large as possible, and the dielectric breakdown voltage between the first and second polycrystalline silicon films can also be maintained high. It has excellent features such as being relatively simple in structure and easy to manufacture.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(a)ないしくC)はこの発明の一実施例方法を
適用した浮遊ゲート型不揮発性モスメモリ装置の主要な
製造工程の概要構成を模式的に示すそれぞれに断面図で
あり、また、第2図(a)および(b)は従来例方法を
適用した同上浮遊ゲート型不揮発性モスメモリ装置の主
要な製造工程の概要構成を模式的に示すそれぞれに断面
図である。 ■・・・・シリコン半導体基板、2・・・・フィールド
酸化膜、3・・・・第1ゲート酸化膜、4・・・・第1
多結晶シリコン膜(浮遊電極)、5・・・・第2ゲート
酸化膜、6・・・・第2多結晶シリコン膜(制御電極)
、7・・・・モリブデンシリサイド膜(高融点金属のシ
リサイドM)、8・・・・スムースコート膜、・・・・
酸化膜、 9a・・・・サイドウオール。
FIGS. 1(a) to 1(c) are cross-sectional views schematically showing the outline structure of the main manufacturing steps of a floating gate nonvolatile MOS memory device to which an embodiment of the method of the present invention is applied; FIGS. 2(a) and 2(b) are cross-sectional views each schematically showing a general configuration of the main manufacturing process of the floating gate type nonvolatile MOS memory device to which the conventional method is applied. ■...Silicon semiconductor substrate, 2...Field oxide film, 3...First gate oxide film, 4...First
Polycrystalline silicon film (floating electrode), 5... second gate oxide film, 6... second polycrystalline silicon film (control electrode)
, 7...Molybdenum silicide film (high melting point metal silicide M), 8...Smooth coat film,...
Oxide film, 9a...side wall.

Claims (1)

【特許請求の範囲】[Claims] 半導体基板の主面上に、第1ゲート酸化膜を介して、浮
遊電極となる第1多結晶シリコン膜を形成させ、かつこ
の第1多結晶シリコン膜を異方性エッチング法により選
択的に成形し、これらの上に、気相成長法などにより酸
化膜を形成する工程と、前記酸化膜を異方性エッチング
法により除去して、前記第1多結晶シリコン膜のエッジ
部での段差部分に、緩いなだらかな傾斜をもつサイドウ
ォールを残す工程と、前記サイドウォールの部分を含む
第1多結晶シリコン膜上に、第2ゲート酸化膜を介して
、スパッタ法などによる高融点金属のシリサイド膜を含
んで制御電極となる第2多結晶シリコン膜を形成する工
程とを、少なくとも有することを特徴とする半導体装置
の製造方法。
Forming a first polycrystalline silicon film to serve as a floating electrode on the main surface of the semiconductor substrate via a first gate oxide film, and selectively forming the first polycrystalline silicon film by an anisotropic etching method. Then, there is a step of forming an oxide film on these by a vapor phase growth method or the like, and removing the oxide film by an anisotropic etching method to form a stepped portion at the edge of the first polycrystalline silicon film. , a step of leaving a sidewall with a gentle gentle slope; and a step of forming a high melting point metal silicide film by sputtering or the like on the first polycrystalline silicon film including the sidewall portion via a second gate oxide film. 1. A method of manufacturing a semiconductor device, comprising at least the step of forming a second polycrystalline silicon film to serve as a control electrode.
JP63162834A 1988-06-29 1988-06-29 Manufacture of semiconductor device Pending JPH0210875A (en)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04323877A (en) * 1991-04-24 1992-11-13 Nec Kyushu Ltd Semiconductor storage device
JP2002509359A (en) * 1997-12-18 2002-03-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Formation of control gate and floating gate of semiconductor nonvolatile memory
US8247290B2 (en) 2007-06-28 2012-08-21 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing thereof

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