JPH02110948A - 半導体装置及びその実装方法 - Google Patents
半導体装置及びその実装方法Info
- Publication number
- JPH02110948A JPH02110948A JP63261649A JP26164988A JPH02110948A JP H02110948 A JPH02110948 A JP H02110948A JP 63261649 A JP63261649 A JP 63261649A JP 26164988 A JP26164988 A JP 26164988A JP H02110948 A JPH02110948 A JP H02110948A
- Authority
- JP
- Japan
- Prior art keywords
- electrodes
- thickness
- wiring board
- mounting
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01255—Changing the shapes of bumps by using masks
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置及びその実装方法に係り、特にマ
イクロコンピュータやゲートアレイ等に使用する多電極
、狭ピッチのＬＳＩチップを実装する方法に関する。
イクロコンピュータやゲートアレイ等に使用する多電極
、狭ピッチのＬＳＩチップを実装する方法に関する。
（従来の技術）
従来、半導体装置の製造分野で、ＬＳＩチップ等の半導
体素子をフェースダウンして、直接回路基板に面実装す
るＭＢＢ（マイクロバンプボンディング）と呼ばれる実
装技術がある。
体素子をフェースダウンして、直接回路基板に面実装す
るＭＢＢ（マイクロバンプボンディング）と呼ばれる実
装技術がある。
第３図は、そのＭＢＢ実装技術によって実装するＬＳＩ
チップの突起電極の形成を示す工程断面図である。
チップの突起電極の形成を示す工程断面図である。
まず、第３図（ａ）のように、半導体素子とじてのＬＳ
Ｉチップを形成した半４体ウェハ２１の電極２２を有す
る面に保護膜２３を設けて、 Ｔｉ−Ｐｄ−Ａｕ。
Ｉチップを形成した半４体ウェハ２１の電極２２を有す
る面に保護膜２３を設けて、 Ｔｉ−Ｐｄ−Ａｕ。
Ｃｒ−Ａｕ等のバリアメタル２４を蒸着によって形成さ
せ、その後、フォトリソグラフィー技術によりメツキレ
ジスト２５を形成する。なお、その厚みは通常、１μ醜
ないし２μｌ程度である。
せ、その後、フォトリソグラフィー技術によりメツキレ
ジスト２５を形成する。なお、その厚みは通常、１μ醜
ないし２μｌ程度である。
その後、同図（ｂ）に示すように、Ａｕｔｉ−電気メツ
キして突起電極２６を形成させ１次に、同図（ｃ）に示
すように、フォトエツチングにより不要部のバリアメタ
ル２４を除去する。ここで、突起電極２６の厚さは１０
μｍないし３０μｍ、大きさは５０μｍφないし１００
μ閣φ程度であり、配列ピッチは１００ＩＪ１１ないし
３００μｍ程度で、断面形状は同図（ｃ）でわかるよう
に、メツキレジスト２５以上の厚み（図では高さ）では
横方向にもメツキが成長するため、底面部突起を有する
入角形状を呈している。
キして突起電極２６を形成させ１次に、同図（ｃ）に示
すように、フォトエツチングにより不要部のバリアメタ
ル２４を除去する。ここで、突起電極２６の厚さは１０
μｍないし３０μｍ、大きさは５０μｍφないし１００
μ閣φ程度であり、配列ピッチは１００ＩＪ１１ないし
３００μｍ程度で、断面形状は同図（ｃ）でわかるよう
に、メツキレジスト２５以上の厚み（図では高さ）では
横方向にもメツキが成長するため、底面部突起を有する
入角形状を呈している。
このようなバンプ形状では、高密度実装のために突起電
極２６の微細化を行う場合、その底面寸法を極めて小さ
くしなければならないが、そうすることによる強度の低
下は免れず、また、電極のメツキが横方向に成長するた
め、微細化に伴い厚みを小さくする必要があり、それに
より配線基板へ実装時の加圧時による突起電極の変形度
が小さくなり、配線基板上の導体配線との接触不良の原
因を生ずることになる。
極２６の微細化を行う場合、その底面寸法を極めて小さ
くしなければならないが、そうすることによる強度の低
下は免れず、また、電極のメツキが横方向に成長するた
め、微細化に伴い厚みを小さくする必要があり、それに
より配線基板へ実装時の加圧時による突起電極の変形度
が小さくなり、配線基板上の導体配線との接触不良の原
因を生ずることになる。
第４図は、上述のように形成したＬＳＩチップを配線基
板に実装する工程を示す図で、２１ないし２６までの符
号は第３図と同じものを示している。
板に実装する工程を示す図で、２１ないし２６までの符
号は第３図と同じものを示している。
まず、第４図（ａ）において、２７はＬＳＩチップを実
装する配線基板で、セラミック、ガラス等よりなり、そ
の面上にはＬＳＩチップを搭載、接続する導体配線２８
を有し、紫外線（以下、ＵＶ線と略す）硬化性または熱
硬化性の絶縁性樹脂２９が図示のように塗布される。導
体配線２８にはＣｒ −Ａｕ 。
装する配線基板で、セラミック、ガラス等よりなり、そ
の面上にはＬＳＩチップを搭載、接続する導体配線２８
を有し、紫外線（以下、ＵＶ線と略す）硬化性または熱
硬化性の絶縁性樹脂２９が図示のように塗布される。導
体配線２８にはＣｒ −Ａｕ 。
＾Ｄ、 Ｃｕ、 Ｉ Ｔ Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ
０ｘｉｄｅ）等が、また、絶縁性樹脂２９にはエポキ
シ系、アクリル系等の樹脂が用いられる。
０ｘｉｄｅ）等が、また、絶縁性樹脂２９にはエポキ
シ系、アクリル系等の樹脂が用いられる。
次に、同図（ｂ）のように、Ａｕ等からなる突起電極２
６を有するＬＳＩチップ３０を、その突起電極２６と導
体配線２８を対向し位置合わせして搭載し、配線基板２
７の絶縁性樹脂２９が塗布されている領域に加圧ツール
３１を用いて圧着する。この時、ＬＳＩチップ３０の突
起電極２６は塑性変形し、同時に導体配線２８との間に
介在する絶縁性樹脂２９が突起電極２６の周囲に押出さ
れて、突起電極２６と導体配線２８が電気的に接触、接
続される。この状態で絶縁性樹脂２９を硬化させた後、
同図（ｃ）のように加圧ツール３１を撤去すれば、ＬＳ
Ｉチップ３０は配線基板２７に硬化した絶縁性樹脂２９
により固着されるとともに、変形した突起電極２６と導
体配線２８は電気的接触を良好に保って固定され、ＬＳ
Ｉチップ３ｏの配線基板２７への実装が終了する。
６を有するＬＳＩチップ３０を、その突起電極２６と導
体配線２８を対向し位置合わせして搭載し、配線基板２
７の絶縁性樹脂２９が塗布されている領域に加圧ツール
３１を用いて圧着する。この時、ＬＳＩチップ３０の突
起電極２６は塑性変形し、同時に導体配線２８との間に
介在する絶縁性樹脂２９が突起電極２６の周囲に押出さ
れて、突起電極２６と導体配線２８が電気的に接触、接
続される。この状態で絶縁性樹脂２９を硬化させた後、
同図（ｃ）のように加圧ツール３１を撤去すれば、ＬＳ
Ｉチップ３０は配線基板２７に硬化した絶縁性樹脂２９
により固着されるとともに、変形した突起電極２６と導
体配線２８は電気的接触を良好に保って固定され、ＬＳ
Ｉチップ３ｏの配線基板２７への実装が終了する。
（発明が解決しようとする課題）
従来、上述のようにＬＳＩチップ等の半導体素子の実装
は、突起電極２６をその厚みより極めて薄いメツキレジ
スト２５を用いて形成しているため（第３図）、狭ピッ
チ、多ピンのＬＳＩチップの実装に対応させて、突起電
極の微細化を図る場合、以下に述べるような問題がある
。
は、突起電極２６をその厚みより極めて薄いメツキレジ
スト２５を用いて形成しているため（第３図）、狭ピッ
チ、多ピンのＬＳＩチップの実装に対応させて、突起電
極の微細化を図る場合、以下に述べるような問題がある
。
（ａ）突起電極底面の突起、つまりメツキレジストの開
孔部の寸法をも極めて小さくする必要があり、その構成
では、突起電極とバリアメタルとの密着度及び突起電極
の強度が低下する。
孔部の寸法をも極めて小さくする必要があり、その構成
では、突起電極とバリアメタルとの密着度及び突起電極
の強度が低下する。
（ｂ）突起電極形成時のメツキは横方向にも成長するか
ら、突起電極の厚みが薄くなり、そのため配線基板へめ
加圧時の変形度が不足し、ＬＳＩチップ内の突起電極の
厚みのバラツキや配線基板の平面度の不均衡が突起電極
の変形によっては吸収できず、電気的な接触不良を生ず
る。
ら、突起電極の厚みが薄くなり、そのため配線基板へめ
加圧時の変形度が不足し、ＬＳＩチップ内の突起電極の
厚みのバラツキや配線基板の平面度の不均衡が突起電極
の変形によっては吸収できず、電気的な接触不良を生ず
る。
（ｃ）上記（ｂ）の接触不良を回避するため、突起電極
の厚みを大きくすれば、突起電極の微細化が困難になり
、多ピン、狭ピッチの半導体装置には対応できず、例え
ば厚み１０μｍの時、突起電極のサイズは２５μｌが限
度となり、５０μｍピッチ以下のＬＳＩへの対応は困難
である。
の厚みを大きくすれば、突起電極の微細化が困難になり
、多ピン、狭ピッチの半導体装置には対応できず、例え
ば厚み１０μｍの時、突起電極のサイズは２５μｌが限
度となり、５０μｍピッチ以下のＬＳＩへの対応は困難
である。
本発明は、上述のような問題を解決した半導体装置の実
装方法を提供することを目的とする。
装方法を提供することを目的とする。
（課題を解決するための手段）
本発明は上記の目的を、突起電極形成時のメツキレジス
トの厚みを突起電極の厚みと同程度とし、突起電極の厚
み方向の断面形状をほぼ四角形として、厚みよりもサイ
ズを小さくした突起電極によりＬＳＩチップを配線基板
に接続するようにして達成する。
トの厚みを突起電極の厚みと同程度とし、突起電極の厚
み方向の断面形状をほぼ四角形として、厚みよりもサイ
ズを小さくした突起電極によりＬＳＩチップを配線基板
に接続するようにして達成する。
（作 用）
以上のように構成する本発明によれば、突起電極の微細
化によってもメツキレジストの厚みが突起電極の厚みと
同程度であるから、従来のように横方向へのメツキの成
長がなく、したがって、厚みが大きく、サイズの小さい
突起電極が得られ、それによって配線基板へ半導体素子
としてのＬＳＩチップを実装する場合の加圧による変形
度が大きくなり、したがって、電気的接続の不良を生ず
ることなく実装の高密度化が可能になる。
化によってもメツキレジストの厚みが突起電極の厚みと
同程度であるから、従来のように横方向へのメツキの成
長がなく、したがって、厚みが大きく、サイズの小さい
突起電極が得られ、それによって配線基板へ半導体素子
としてのＬＳＩチップを実装する場合の加圧による変形
度が大きくなり、したがって、電気的接続の不良を生ず
ることなく実装の高密度化が可能になる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例の突起電極の形成工程の断面
図、第２図はＬＳＩチップの配線基板への実装方法を示
す図である。
図、第２図はＬＳＩチップの配線基板への実装方法を示
す図である。
まず、第１図（ａ）に示したように、ＬＳＩチップを形
成する半導体ウェハ１の電極２を有する面に保護膜３を
設けて、Ｔｉ−Ｐｄ−Ａｕ、 Ｃｒ−Ａｕ等のバリアメ
タル４を蒸着によって形成させ、その後、フォトリソグ
ラフィー技術によりメツキレジスト５を形成する。バリ
アメタル４の厚みは通常。
成する半導体ウェハ１の電極２を有する面に保護膜３を
設けて、Ｔｉ−Ｐｄ−Ａｕ、 Ｃｒ−Ａｕ等のバリアメ
タル４を蒸着によって形成させ、その後、フォトリソグ
ラフィー技術によりメツキレジスト５を形成する。バリ
アメタル４の厚みは通常。
０．５μｍないし１．０μ−程度であり、メツキレジス
ト５の厚みは１０μｍないし２０μＩ程度、サイズは５
μ罹φないし１５μ園φ程度である。
ト５の厚みは１０μｍないし２０μＩ程度、サイズは５
μ罹φないし１５μ園φ程度である。
メツキレジスト５は、粘度の高いポジレジスト等を使用
することにより、−回のスピンコードにより１０μｌな
いし２０μｍの厚さが得られる。なお、露光は密着露光
、投影露光その他で行い、使用する波長は３ｆｒ５ｎｍ
でも十分可能であり、露光量はメツキレジストの厚みが
１０μＩ、サイズがｌＯμｍφの時、３００ｍＪないし
４５０ｍＪ程度である。
することにより、−回のスピンコードにより１０μｌな
いし２０μｍの厚さが得られる。なお、露光は密着露光
、投影露光その他で行い、使用する波長は３ｆｒ５ｎｍ
でも十分可能であり、露光量はメツキレジストの厚みが
１０μＩ、サイズがｌＯμｍφの時、３００ｍＪないし
４５０ｍＪ程度である。
次に、同図（ｂ）に示すように、 Ａｕを電気メツキし
て突起電極６を形成させるが、メツキはメツキレジスト
５の表面までとし、突起電極６の厚みをメツキレジスト
５に揃え、メツキの横方向への成長を防止して、突起電
極６の大形化を回避する。
て突起電極６を形成させるが、メツキはメツキレジスト
５の表面までとし、突起電極６の厚みをメツキレジスト
５に揃え、メツキの横方向への成長を防止して、突起電
極６の大形化を回避する。
メツキ電流密度は０．０３ＩＩＡ／＋ａ２で１Ｏｐ１１
の厚みを得るために約４０分を要する。
の厚みを得るために約４０分を要する。
次に、同図（ｃ）に示すように、メツキレジスト５を除
去し、フォトエツチングして不要部めバリアメタル４を
除去して突起電極６を得る。
去し、フォトエツチングして不要部めバリアメタル４を
除去して突起電極６を得る。
この方法によれば、突起電極６は厚さ１０μｍの、３μ
園φないし５μ園φのものの形成が可能で、したがって
、５μＩないし１０ＩＡｍピッチの突起電極６を形成す
ることができ、多ピン、狭ピッチのＬＳＩチップに十分
対応可能である。
園φないし５μ園φのものの形成が可能で、したがって
、５μＩないし１０ＩＡｍピッチの突起電極６を形成す
ることができ、多ピン、狭ピッチのＬＳＩチップに十分
対応可能である。
以上のように形成したＬＳＩチップの配線基板への実装
方法を、第２図を参照して説明する。
方法を、第２図を参照して説明する。
まず、第２図（ａ）のように、ガラス、セラミック等か
らなる配線基板７の、導体配線８を含む領域に絶縁性樹
脂９を塗布する。配線基板７の厚みはＯ，ｌｏｎないし
２．０ｍｍ程度であり、導体配線８はＣｒ−Ａｕ、 Ａ
Ｄ、 Ｉ Ｔ Ｏ等で形成され、厚みは０．１μｍない
しｌ０６０μＩ程度である。また、絶縁性樹脂９はアク
リル、エポキシ等の光硬化性または熱硬化性の樹脂が使
用され、その塗布はデイスペンサーあるいは印刷塗布等
により行う。
らなる配線基板７の、導体配線８を含む領域に絶縁性樹
脂９を塗布する。配線基板７の厚みはＯ，ｌｏｎないし
２．０ｍｍ程度であり、導体配線８はＣｒ−Ａｕ、 Ａ
Ｄ、 Ｉ Ｔ Ｏ等で形成され、厚みは０．１μｍない
しｌ０６０μＩ程度である。また、絶縁性樹脂９はアク
リル、エポキシ等の光硬化性または熱硬化性の樹脂が使
用され、その塗布はデイスペンサーあるいは印刷塗布等
により行う。
次に、同図（ｂ）のように、Ａｕ、Ａｌ１等で形成され
、底面寸法が厚みより小さい突起電極６を有するＬＳＩ
チップ１０を、その突起電極６と導体配線８を一致させ
て、上記絶縁性樹脂９の塗布領域に搭載する。突起電極
６の厚みは１０μｍないし２０μＩ程度で、寸法は５μ
園φないし１５μｍφ程度である。また、そのピッチは
１０μｍないし１００μｍ程度である。
、底面寸法が厚みより小さい突起電極６を有するＬＳＩ
チップ１０を、その突起電極６と導体配線８を一致させ
て、上記絶縁性樹脂９の塗布領域に搭載する。突起電極
６の厚みは１０μｍないし２０μＩ程度で、寸法は５μ
園φないし１５μｍφ程度である。また、そのピッチは
１０μｍないし１００μｍ程度である。
次に、ＬＳＩチップ１０を加圧ツール１１により、電極
あたり約０．５ｇないし５ｇ程度の力で加圧する。この
時、突起電極６と導体配線８の間に介在する絶縁性樹脂
９は押出され、突起電極６と導体配線８は電気的に接触
、接続される。なお、この時、突起電極６は寸法より厚
みが大きいため容易に変形して、その厚みのバラツキや
配線基板７の平面度の不均衡が吸収され、数百ピンある
いは数千ピンの接続、実装においても、容易に歩留りの
高い電気的接続が得られる。
あたり約０．５ｇないし５ｇ程度の力で加圧する。この
時、突起電極６と導体配線８の間に介在する絶縁性樹脂
９は押出され、突起電極６と導体配線８は電気的に接触
、接続される。なお、この時、突起電極６は寸法より厚
みが大きいため容易に変形して、その厚みのバラツキや
配線基板７の平面度の不均衡が吸収され、数百ピンある
いは数千ピンの接続、実装においても、容易に歩留りの
高い電気的接続が得られる。
次に、上記加圧した状態で絶縁性樹脂９を、それがｔＪ
Ｖ線硬化性樹脂であれば、配線基板７の透明、不透明に
従って、その裏面またはＴ、ＳＩチップ１０の側面から
ＵＶ線を照射して硬化させる。この樹脂の硬化後、同図
（ｃ）のように加圧ツール１１を撤去すれば、突起電極
６と導体配線８が良好な接触を保って電気的に接続され
た、配線基板７にＬＳＩチップ１０が強固に固定されて
なる半導体装置が形成される。
Ｖ線硬化性樹脂であれば、配線基板７の透明、不透明に
従って、その裏面またはＴ、ＳＩチップ１０の側面から
ＵＶ線を照射して硬化させる。この樹脂の硬化後、同図
（ｃ）のように加圧ツール１１を撤去すれば、突起電極
６と導体配線８が良好な接触を保って電気的に接続され
た、配線基板７にＬＳＩチップ１０が強固に固定されて
なる半導体装置が形成される。
なお、絶縁性樹脂９によるＬＳＩチップ】０の配線基板
７への固定は、Ｔ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａ
ｔｅｄｌｌｏｎｄｊｎｇ）であってもよい。
７への固定は、Ｔ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａ
ｔｅｄｌｌｏｎｄｊｎｇ）であってもよい。
（発明の効果）
以上、詳細に説明して明らかなように、本発明は、突起
電極を、そのＩすみと同程度のメツキレジストを用いた
メツキにより形成していること、また、突起電極の厚み
方向の断面形状がほぼ四角形で、底面寸法よりも厚みの
方を大きくして実装するので、以下のような効果を有す
る。
電極を、そのＩすみと同程度のメツキレジストを用いた
メツキにより形成していること、また、突起電極の厚み
方向の断面形状がほぼ四角形で、底面寸法よりも厚みの
方を大きくして実装するので、以下のような効果を有す
る。
（ａ）突起電極形成のメツキによる横方向への成長がな
いので、突起電極の厚みは十分Ｉ’Ｘい状態で微細な突
起電極が形成され、例えば１０μｍの厚さで３μＩφな
いし５μｌφの寸法のものが得られるから、１０μｍピ
ッチ以下の接続、実装が可能になり、従来例に比しほぼ
１桁高い高密度実装が可能になる。
いので、突起電極の厚みは十分Ｉ’Ｘい状態で微細な突
起電極が形成され、例えば１０μｍの厚さで３μＩφな
いし５μｌφの寸法のものが得られるから、１０μｍピ
ッチ以下の接続、実装が可能になり、従来例に比しほぼ
１桁高い高密度実装が可能になる。
（ｂ）突起電極は、底面寸法より厚みが大きいため、Ｌ
ＳＩチップの加圧時に容易に変形し、極めて小さい加重
で突起電極の寸法のバラツキ、あるいは配線基板の平面
度の不均衡が吸収されるから、ＬＳＩチップを損傷する
ことなく数百ないし数千ピンのＬＳＩチップを接続、実
装させることが可能で、容易にＬＳＩの高密度実装を行
うことができる。
ＳＩチップの加圧時に容易に変形し、極めて小さい加重
で突起電極の寸法のバラツキ、あるいは配線基板の平面
度の不均衡が吸収されるから、ＬＳＩチップを損傷する
ことなく数百ないし数千ピンのＬＳＩチップを接続、実
装させることが可能で、容易にＬＳＩの高密度実装を行
うことができる。
第１図は本発明の一実施例の突起電極形成の工程を示す
断面図、第２図は一実施例のＬＳＩチップ実装工程を示
す断面図、第３図は従来の突起電極形成工程を示す断面
図、第４図は従来のＬＳＩチップ実装工程を説明する断
面図である。 １・・・半導体ウェハ、 ２・・・電極、 ３・・・保
護膜、 ４・・・バリアメタル、 ５・・・メツキレシ
ス１〜．６・・・突起電極、 ７・・・配線基板、 ８
・・・導体配線、 ９・・・絶縁性樹脂、１０・・・Ｌ
ＳＩチップ、 １１・・・加圧ツール。 竿 、４マ 図 特許出願人 松下電器産業株式会社
断面図、第２図は一実施例のＬＳＩチップ実装工程を示
す断面図、第３図は従来の突起電極形成工程を示す断面
図、第４図は従来のＬＳＩチップ実装工程を説明する断
面図である。 １・・・半導体ウェハ、 ２・・・電極、 ３・・・保
護膜、 ４・・・バリアメタル、 ５・・・メツキレシ
ス１〜．６・・・突起電極、 ７・・・配線基板、 ８
・・・導体配線、 ９・・・絶縁性樹脂、１０・・・Ｌ
ＳＩチップ、 １１・・・加圧ツール。 竿 、４マ 図 特許出願人 松下電器産業株式会社
Claims (3)
- （１）導体配線を有する絶縁性基板と、一辺または直径
が厚みより小さい、ほぼ四角形の厚み方向の断面を有す
る突起電極を設けた半導体素子とを、上記導体配線と突
起電極とを一致させて、それらの間が電気的に接触接続
されるように絶縁性樹脂により固着されていることを特
徴とする半導体装置。 - （２）突起電極が、ほぼ四角形の厚み方向の断面を有し
、かつ断面の一辺の長さまたは直径が厚みより小さいこ
とを特徴とする請求項（１）記載の半導体装置。 - （３）配線基板に有する導体配線の部分に絶縁性樹脂を
塗布する工程と、一辺または直径が厚みより小さい、ほ
ぼ四角形の厚み方向の断面を有する突起電極を設けた半
導体素子を、その突起電極を上記配線基板に塗布した絶
縁性樹脂領域の導体配線に一致させて圧着する工程と、
前記絶縁性樹脂を硬化させ、半導体素子を配線基板に固
着するとともに、上記導体配線と突起電極とを電気的に
接続する工程とを含むことを特徴とする半導体装置の実
装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261649A JPH02110948A (ja) | 1988-10-19 | 1988-10-19 | 半導体装置及びその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261649A JPH02110948A (ja) | 1988-10-19 | 1988-10-19 | 半導体装置及びその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02110948A true JPH02110948A (ja) | 1990-04-24 |
Family
ID=17364840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261649A Pending JPH02110948A (ja) | 1988-10-19 | 1988-10-19 | 半導体装置及びその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02110948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525422B1 (en) | 1997-01-20 | 2003-02-25 | Sharp Kabushiki Kaisha | Semiconductor device including bump electrodes |
Citations (2)
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| JPS58197857A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置とその製造方法 |
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-
1988
- 1988-10-19 JP JP63261649A patent/JPH02110948A/ja active Pending
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