JPH02110979A

JPH02110979A - 不揮発性半導体メモリ

Info

Publication number: JPH02110979A
Application number: JP63263165A
Authority: JP
Inventors: Michiharu Inami; 稲見　道治; Masamichi Asano; 正通浅野; Tadashi Miyagawa; 正宮川; Tadayuki Taura; 忠行田浦; Atsushi Shoji; 敦庄司
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-10-19
Filing date: 1988-10-19
Publication date: 1990-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、不揮発性半導体メモリに係り、特に三層構造
のゲート電極を有する電気的消去・再書込み可能な読出
し専用メモリ（以下、ＥＥＰＲＯＭと略記する）におけ
るセルトランジスタの構造およびセルアレイに関する。

（従来の技術）電気的消去が可能な従来のＥＥＦＲＯＭセルには、制御
ゲート電極と浮遊ゲート電極との二層ゲート電極構造を
有するものと、さらに、消去ゲート電極を有する三層ゲ
ート電極構造を有するものとがある。後者のＥＥＦＲＯ
Ｍセルは、消去に際して、消去ゲート電極・に高電圧を
印加するものであり、第１ゲート酸化膜の膜厚を薄くす
る必要がなく、ＥＦＲＯＭセル並みの書込み特性が十分
に得られる。

このような三層ゲート電極構造を有するＥＥＦＲＯＭセ
ルの１つとして、浮遊ゲート電極によってチャネル領域
を形成する制御ゲートトランジスタと、制御ゲート電極
によってチャネル領域を形成する浮遊ゲートトランジス
タ（選択トランジスタ）とを有するＥＥＦＲＯＭセル（
セルトランジスタ）が考えられる。このようなセルトラ
ンジスタの平面パターンを第６図（ａ）に示しており、
チャネル領域の幅方向に沿うＢ−Ｂ線およびチャネル領
域の長さ方向に沿うｃ−ｃ線の断面構造をそれぞれ第６
図（ｂ）および第６図（ｃ）に示している。

即ち、このセルトランジスタにおいては、半導体基板１
内に局所酸化法によって素子分離、用のフィールド酸化
膜２が形成されており、素子領域内に不純物拡散層から
なるソース領域３およびドレイン領域４が形成されてお
り、半導体基板１上に三層構造のゲート電極を有してお
り、この三層構造のゲート電極は、・第１層目が浮遊ゲ
ート電極（例えば幅が１．５μｍ１長さが６．５μｍ）
６５であり、第２層目が消去ゲート電極６６であり、第
３層目が制御ゲート電極６７であり、消去ゲート電極６
６は浮遊ゲート電極６５に対してチャネル幅（例えば２
．０μｍ）方向にずれて一部（例えば１μｍ）が対向す
るように形成されており、制御ゲート電極６７は消去ゲ
ート電極６６および浮遊ゲート電極６５にそれぞれ対向
するように形成されている。

６８は浮遊ゲート電極６５とその下方のチャネル領域と
の間のゲート絶縁膜、６９は浮遊ゲート電極６５と消去
ゲート電極６６との間のトンネル絶縁膜、７０は制御ゲ
ート電極６７と浮遊ゲート電極６５との間のゲート絶縁
膜であり、高耐圧性を有するように、例えば酸化膜と窒
化膜とが二層以上積層された複合膜、または、酸化膜の
みからなる。７１は制御ゲート電極６７と消去ゲート電
極６６との間の第１ゲート絶縁膜であり、高耐圧性を有
するように、例えば酸化膜と窒化膜とが二層以上積層さ
れた複合膜、または、酸化膜のみからなる。７２は制御
ゲート電極６７の一部とその下方のチャネル領域との間
のゲート絶縁膜である。

７３は層間絶縁膜、７４はアルミニウム配線（データ線
）、７５は配線のコンタクト部である。

次に、上記ＥＥＦＲＯＭセルの各動作モードでの基本動
作を、第７図に示すメモリセルの等価回路および第８図
を参照しながら説明する。消去モードの時には、ドレイ
ン電位ＶＤ、ソース電位ＶＳ１および制御ゲート電位ｖ
ＣＧを接地電位（Ｏｖ）にして消去ゲート電位ｖＥＣに
高電圧（例えば２０Ｖ）を印加すると、ファウラー・ノ
ルドハイムのトンネル効果により、浮遊ゲート電極６５
中の電子が消去ゲート電極６６に電界放出され、浮遊ゲ
ート電極６５は正に帯電し、制御ゲート電極６７から見
た閾値電圧が低下する。この状態をデータ“１″とする
。

書込みモードの時には、ドレイン電位ＶＤに高電圧（例
えば１０Ｖ）にし、ソース電位■Ｓを接地電位にし、制
御ゲート電位ＶＣＧに高電圧（例えば１２１５Ｖ）を印
加すると、ドレイン近傍でホットエレクトロン効果が生
じ、インパクトアイオナイゼーションにより発生した電
子が浮遊ゲート電極６５に注入し、浮遊ゲート電極６５
は負に帯電し、制御ゲート電極６７から見た閾値電圧が
上昇する。この状態をデータ“０゛とする。

一方、ドレイン電位ＶＤを接地電位にした場合には、ホ
ットエレクトロン効果が起きず、浮遊ゲート電極への電
子の注入はなく、メモリセルはデータ“１”の状態を保
つ。このように、ドレインへの高電圧印加の有無により
書込みの制御が可能になる。

また、第９図は、第６図のＥＥＰＲＯＭセルを行列状に
配列したセルアレイおよびその周辺回路の一部を示して
いる。ここで、９０・・・はメモリセル、ＷＬＩ〜Ｗ　
Ｌ　ｍはワード線、９１は行デコーダ、ＤＬＩ〜ＤＬｎ
はデータ線、９２・・・は列選択トランジスタ、９３は
列デコーダ、ＣＬ１〜ＣＬｎはカラム選択線、°９４は
データバス、９５はデータ入力回路、９６はセンスアン
プ、９７はデータ出力回路である。そして、ワード線２
本毎のブロックに分けられており、このブロック内のメ
モリセルの消去ゲート電極が共通に接続されている。

即ち、ワード線ＷＬ１およびＷＬ２に接続されているメ
モリセルの消去ゲート電極６６が消去信号端ＥＧＩに共
通に接続され、ワード線ＷＬ３およびＷＬ４に接続され
ているメモリセルの消去ゲート電極６６が消去信号端Ｅ
Ｇ２に共通に接続され、ワード線Ｗ　Ｌ　ｍ　−１およ
びＷ　Ｌ　ｍに接続されているメモリセルの消去ゲート
電極６６が消去信号端ＥＧｋに共通に接続されている。

消去信号端ＥＧＩ〜ＥＧｋは、消去ブロック指定アドレ
ス信号をデコードする消去用デコーダ９８により選択さ
れて消去信号が印加される。例えば消去信号端ＥＲＩが
選択されると、昇圧回路（図示せず）より高電圧（例え
ば２０ｖ）が供給され、この消去信号端ＥＲＩに消去ゲ
ート電極６６が接続されているブロックのメモリセルが
消去されるが、その他の非選択のブロックのメモリセル
は消去されない。

しかし、上記したような第６図に示したＥＥＦＲＯＭセ
ルを行列状に配列したセルアレイでは、ドレインのコン
タクトは２ビツトに１つ必要になり、ソースのコンタク
トも数ビツト毎にとる必要があり、さらに、ドレインに
接続すべきデータ線も各列に配置し、ソース線も各列に
配置しなければならない。このため、上記ＥＥＦＲＯＭ
セルを微細化する場合、コンタクト部とアルミニウム配
線との加ニレベル（配線のピッチとスペース）によりセ
ルサイズが制限され、メモリの大容量化が困難であると
いう欠点がある。

また、上記ＥＥＰＲＯＭセルは、消去ゲート電極と制御
ゲート電極とが交差しているので、セルアレイでメモリ
セルの分割消去を行うことを考えた場合、第４図に示し
たように専用の消去用デコーダを設ける必要があり、大
容量化の際の障害となる。さらに、仮に、消去用デコー
ダと列デコーダとを共通に用いても、゛分割消去を行う
時に分割ブロックのサイズと数が制限されるという問題
があった。

（発明が解決しようとする課題）本発明は、上記したようなＥＥＰＲＯＭセルは、微細化
する場合、コンタクト部とアルミニウム配線との加ニレ
ベルによりセルサイズが制限され、メモリの大容量化が
困難である点を解決すべくなされたもので、セルサイズ
が小さくて高集積化が可能となり、三層構造のゲート電
極を有して電気的消去が可能なＥＥＦＲＯＭセルを有す
る不揮発性半導体メモリを提供することを目的とする。

また、本発明は、上記したようなＥ　Ｅ　Ｐ　ＲＯＭセ
ルのアレイでメモリセルの分割消去を行うことを考えた
場合、消去ゲート電極と制御ゲート電極とが交差してい
ることにより、専用の消去用デコーダを設ける必要があ
り、大容量化の際の障害となる点を解決すべくなされた
もので、分割消去を行うことを考えた場合、分割消去用
デコーダを行デコーダと共有することが可能になり、大
容量の分割消去に適したセルアレイを有する不揮発性半
導体メモリを提供することを目的とする。

［発明の構成］（課題を解決するための手段）第１番目の発明は、半導体基板内のソース領域およびド
レイン領域と半導体基板上の三層構造のゲート電極とを
有し、浮遊ゲート電極によってチャネル領域を形成する
浮遊ゲートトランジスタと、制御ゲート電極によってチ
ャネル領域を形成する制御ゲートトランジスタとを有す
る電気的消去・再書込み可能な不揮発性半導体メモリセ
ルが行列状に配列されてなるセルアレイを有する不揮発
性半導体メモリにおいて、上記メモリセルのソース領域
およびドレイン領域は互いに平行に設けられ、チャネル
領域のチャネル長さ方向に隣り合うセルトランジスタの
ソース領域およびドレイン領域が共通に形成されており
、消去ゲート電極および制御ゲート電極は、互いに平行
に設けられ、かつ、前記ソース領域およびドレイン領域
間のチャネル領域の幅方向に直交する方向に設けられて
いることを特徴とする。

第２番目の発明は、第１番目の発明の不揮発性半導体メ
モリにおいて、前記セルアレイは、同一行の隣り合うメ
モリセルのソース領域およびドレイン領域が共通に形成
され、この共通のソース・ドレイン領域が、同一列の各
メモリセルに共通に列方向に形成されており、同一行の
各メモリセルの消去ゲート電極が共通に行方向に形成さ
れており、同一行の各メモリセルの制御ゲート電極が共
通に行方向に形成されていることを特徴とする。

（作用）第１番目の発明によれば、ＥＥＰＲＯＭセルは、チャネ
ル領域のチャネル長さ方向に隣り合うセルトランジスタ
のソース領域およびドレイン領域が共通に形成されてい
るので、各セルごとにドレインのコンタクトを設ける必
要がなく、セルのピッチを縮小でき、セルサイズが小さ
くて高集積化が可能となる。また、ソース領域とドレイ
ン領域とが共通にできることによりソース・ドレインの
コンタクトが共通にでき、ソース領域およびドレイン領
域と上層配線とのコンタクト部の数を減らすことができ
るので、高集積化が可能である。

また、消去ゲート電極および制御ゲート電極は、互いに
平行に設けられ、かつ、前記ソース領域およびドレイン
領域間のチャネル領域の幅方向に直交する方向に設けら
れているので、セルを微細化する場合、ソース領域およ
びドレイン領域のコンタクト部とデータ線用のアルミニ
ウム配線との加ニレベルによってセルサイズが制限され
ることがなくなり、メモリの大容量化が可能となる。

第２番目の発明によれば、行方向に隣り合うセルのソー
ス領域およびドレイン領域を共有できるので、セルの行
方向の微細化が可能であると共にソース・ドレイン領域
に対する上層配線のコンタクト部が少なくなる。また、
上記ソース領域およびドレイン領域が同一列の各メモリ
セルに共通に列方向に形成されているので、ソース・ド
レイン領域に対する上層配線のコンタクト部が一層少な
くなる。

また、同一行の各メモリセルの消去ゲート電極が共通に
行方向に形成さ°れると共に、これに平行に同一行の各
メモリセルの制御ゲート電極が共通に行方向に形成され
ているので、分割消去を行う場合、消去ブロック指定ア
ドレス信号を行アドレス信号と共用することが可能にな
り、分割消去用デコーダを行デコーダと共有することが
可能になり、大容量の分割消去に適している。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図（ａ）は、ＥＥＦＲＯＭセルのアレイを有する半
導体集積回路、例えばＥＥＰＲＯＭ集積回路におけるセ
ルトランジスタの平面パターンを示しており、列線（デ
ータ線）方向に沿うＢ−Ｂ線および行線（ワード線）方
向に沿うＣ−Ｃ線、Ｄ−Ｄ線の断面構造をそれぞれ第１
図（ｂ）乃至第１図（ｄ）に示している。

即ち、このＥＥＰＲＯＭ集積回路は、半導体基板１内に
設けられた素子分離領域（例えば局所酸化法によって形
成されたフィールド酸化膜）２により素子分離されたソ
ース領域３およびドレイン４領域が形成されているセル
トランジスタが行列状に配列されてなるセルアレイを有
している。上記セルトランジスタは、半導体基板１上に
三層構造の例えばポリシリコンゲート電極を有しており
、この三層構造のゲート電極は、第３層目のゲート電極
５がそれぞれ高耐圧性を有するゲート絶縁膜６．７を介
して第１層目のゲート電極８および第２層目のゲート電
極９に対向して設けられている。

そして、第１層目のゲート電極は浮遊ゲート電極８であ
り、第２層目のゲート電極は消去ゲート電極９として用
いられ、この消去ゲート電極９は浮遊ゲート電極８に対
して例えば幅方向にずれて一部が対向するように形成さ
れており、第３層目のゲート電極は制御ゲート電極５と
して用いられている。

ここで、高耐圧性を有するゲート絶縁膜６．７は、例え
ば酸化膜と窒化膜とが酸化膜／窒化膜／酸化膜のように
二層以上積層された複合膜からなり、１０は半導体基板
表面と浮遊ゲート電極８との間のゲート絶縁膜、１１は
浮遊ゲート電極８と消去ゲート電極９との間のトンネル
絶縁膜である。

また、上記セルトランジスタは、浮遊ゲート電極８によ
ってチャネル領域を形成する７＄遊ゲートトランジスタ
と、制御ゲート電極５によってチャネル領域を形成する
制御ゲートトランジスタ（選択トランジスタ）とを有す
る。即ち、浮遊ゲート電極８は、前記チャネル領域のチ
ャネル長より短く、このチャネル領域上のソース領域側
付近に浮遊ゲート電極が存在しないオフセット部を有し
ており、このオフセット部で制御ゲート電極８がゲート
絶縁膜（例えば酸化膜／窒化膜／酸化膜の複合膜からな
る）１２を介して前記チャネル領域の一部に対向するよ
うに設けられて選択トランジスタ部が形成されている。

さらに、上記メモリセルのソース領域３およびドレイン
領域４は互いに平行に設けられ、チャネル領域のチャネ
ル長さ方向に隣り合うセルトランジスタのソース領域３
およびドレイン領域４が共通に形成されており、消去ゲ
ート電極９および制御ゲート電極５は、互いに平行に設
けられ、がっ、前記チャネル領域の幅方向に直交する方
向に設けられている。また、消去ゲート電極９とソース
領域３およびドレイン領域４との間にも高耐圧用絶縁膜
１３が形成されている。

上記したようなＥＥＦＲＯＭセルの基本動作は、前述し
た第６図のセルと同様であり、等価回路も第７１１！Ｊ
と同様である。そして、上記ＥＥＦＲＯＭセルは、チャ
ネル領域のチャネル長さ方向に隣り合うセルトランジス
タのソース領域３およびドレイン領域４が共通に形成さ
れているので、セルのピッチを縮小してセルサイズを小
さくできる。また、ソース領域３およびドレイン領域４
と上層配線（データ線）とのコンタクト部の数を減らす
ことができるので、高集積化が可能である。

また、消去ゲート電極９および制御ゲート電極５は、互
いに平行に設けられ、かつ、前記チャネル領域の幅方向
に直交する方向に設けられているので、セルを微細化す
る場合、ソース領域３およびドレイン領域４のコンタク
ト部とデータ線用のアルミニウム配線との加°ニレベル
によってセルサイズがＩＱ限されることがなくなり、メ
モリの大容量化が可能となる。

第２図は、第１図のＥＥＰＲＯＭセルを行列状に配列し
たセルアレイおよびその周辺回路の一部を示している。

ここで、２Ｏ−ｋｌ〜２０−４−３はメモリセル、ＷＬ
Ｉ〜Ｗ　Ｌ　ｍはワード線、２１は主行デコーダ、２２
および２３は書込み／読出し／消去に共通の行デコーダ
、ＥＬＩ、ＥＬ２は消去線、ＤＬ１〜ＤＬ４はデータ線
、２４は列選択ゲートを含む列デコーダである。

このＥＥＰＲＯＭセルでは、同一行の隣り合うセルトラ
ンジスタのソース領域およびドレイン領域が共通に形成
されており、共通に形成されたソース・ドレイン領域が
同一列の各メモリセルに共通に列方向に形成されている
。そして、本例では、ワード線２本毎のブロックに分け
られており、このブロック内のメモリセルの消去ゲート
電極９が共通に接続されている。

即ち、ワード線ＷＬＩおよびＷＬ２に接続されているメ
モリセルの消去ゲート電極９が行デコーダ２２の消去信
号端ＥＧＩに共通に接続され、ワード線ＷＬ３およびＷ
Ｌ４に接続されているメモリセルの消去ゲート電極９が
行デコーダ２３の消去信号端ＥＧ２に共通に接続されて
いる。また、消去ゲート電極９に平行に同一行の各メモ
リセルの制御ゲート電極５が共通に行方向に形成されて
ワード線（制御ゲート線）となっている。

なお、前記書込み／読出し／消去に共通の行デコーダ２
２および２３には、個別に対応して、あるいは共通に昇
圧回路（図示せず）が接続されており、書込みモード、
読出しモード、消去モードが指定されるようになってい
る。

次に、第２図の回路における動作を説明する。

いま、例えば行デコーダ２２の消去信号端ＥＧ１のみ選
択され、昇圧回路からの高電圧（例えば２０ｖ）が供給
されると、これに対応する２ワ一ド線単位のブロックの
メモリセルが消去されるが、その他の行デコーダ２３の
消去信号端ＥＧ２は接地電位に設定されるので、これら
に対応する非選択のブロックのメモリセ“ルは消去され
ない。

この場合、複数または全てのブロックを同時に選択する
（あるいは複数または全てのブロックの消去ゲート線を
一括接続しておいてもよい）ことにより、複数または全
てのブロックを同時に消去することができる。さらに、
ブロックの大きさも、−行または二層以上の任意に設定
できる。

次に、例えばワード線ＷＬ２および消去線ＥＬＩおよび
データ線ＤＬ２、ＤＬ３に接続されているメモリセル２
０−２−２に対する書込み時には、行デコーダ２２によ
りワード線ＷＬ２および消去線ＥＬＩを選択し、この選
択されたワード線ＷＬ２には例えば１２．５Ｖの昇圧電
位を供給し、選択された消去線ＥＬ１は、例えば５Ｖ（
例えばｍ原電圧）に設定する。また、列デコーダ２４に
より選択される選択メモリセル２０−２−２のドレイン
に接続されているデータ線ＤＬ２は、例えば１０ｖに設
定し、選択メモリセル２０−２−２のソースに接続され
ているデータ線ＤＬ３は、接地電位に設定する。

このように選択メモリセルに書込み電圧が印加されるこ
とにより、アバランシェ効果により発生したホットエレ
クトロンが選択メモリセルの浮遊ゲート電極８に注入し
、選択メモリセルの制御ゲート電極５から見た閾値電圧
が上昇する。

また、非選択のワード線および消去線は接地電位に設定
し、非選択のデータ線は電位的に浮遊状態あるいは接地
電位に設定する。この場合、非選択のデータ線を接地電
位に設定しても、セルトランジスタは、第１図に示した
ようにソース領域付近に選択トランジスタ部を有してい
るので、選択メモリセル２０−２−２と同一ワード線Ｗ
Ｌ２に接続されている非選択のメモリセルに対する誤書
込みを防止できる。

第４図に示したセルアレイによれば、同一行の隣り合う
セルトランジスタのソース領域およびドレイン領域が共
通に形成されているので、セルの行方向の微細化が可能
であると共にソース・ドレイン領域に対する上層配線の
コンタクト部が少なくなる。

また、上記ソース領域およびドレイン領域が同一列の各
メモリセルに共通に列方向に形成されているので、ソー
ス・ドレイン領域に対する上層配線のコンタクト部が一
層少なくなる。

また、同一行の各メモリセルの消去ゲート電極が共通に
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、任意の数のワード線単位
での消去（ブロッ“り消去）、あるいは全ビットの一括
消去が可能になり、消去専用のデコーダが不要になる。

この場合、例えば８ビツト構成の１Ｍビットのメモリで
は、行アドレスが１０本、列アドレスが７本、また、８
ビツト構成の４Ｍビットのメモリでは、行アドレスが１
２本、列アドレスが７本であるが、上記したように書込
み／読出し／消去に共通の行デコーダ２２．２３を用い
てデコーダ消去ブロック指定アドレス信号と行アドレス
信号とを共用することにより、分割ブロック数が多くと
れ、大容量メモリにおける分割消去方式を実現する上で
極めて有効である。

第３図（ａ）および（ｂ）は、第２図中のセルアレイの
平面パターンの一例について、表示の明瞭化のために、
２組のパターン領域に着目し、この２組のパターン領域
を別々に強調して示している。ここで、ＷＬ１〜ＷＬｎ
はワード線領域、ＥＬＬ、ＥＬ２は上記ワード線領域と
平行に形成されている消去線領域、１３・・・は消去ゲ
ート電極とその下方のソース・ドレイン領域との間の高
耐圧用絶縁膜、８・・・は消去ゲート電極と一部が対向
している浮遊ゲート領域、ＳＤ・・・は消去ゲート電極
と直交方向に形成されているソース・ドレイン用の拡散
層領域、ＤＬＩ−ＤＬ３はデータ線用のアルミニウム配
線領域、ＣＴ・・・は上記拡散層領域とアルミニウム配
線領域とのコンタクト部であり、例えばデータ線ＤＬ２
とＤＬ３とにコンタクトをとっている。

このようにして、各データ線のコンタクトを、数ピット
ル数十ビットおきに、また、データ線毎のコンタクトを
図示の如くデータ線方向の位置が互い違いとなるよう配
置することで、パターン面積の縮小化が可能になる。

第４図（ａ）および（ｂ）は、第１図に示したセルトラ
ンジスタにおける消去ゲート電極とその下方のソース・
ドレイン領域との間の高耐圧用絶縁膜のプロセスを省略
した場合に得られるセルトランジスタのアレイの平面パ
ターンの一例について、表示の明瞭化のために、２組の
パターン領域に着目し、この２組のパターン領域を別々
に強調して示している。このアレイの動作は第３図のア
レイの動作と同様である。

ここで、ＷＬＩ〜ＷＬ４はワード線領域、ＥＬＩ〜ＥＬ
３は上記ワード線領域と平行に形成されている消去線領
域、８・・・は消去ゲート電極と一部が対向している浮
遊ゲート領域、ＳＤ・・・は消去ゲート電極と直交方向
に形成されているソース・ドレイン用の拡散層領域、Ｄ
ＬＩ〜ＤＬ３はデータ線用のアルミニウム配線領域、ｃ
Ｔ・・・は上記拡散層領域とアルミニウム配線領域との
コンタクト部であり、例えば各データ線ＤＬＩ〜ＤＬ４
に対して図示の如くデータ線方向の位置が揃うようにコ
ンタクトをとっている。

第５図（ａ）および（ｂ）は、第１図に示したセルトラ
ンジスタにおける消去ゲート電極を浮遊ゲート電極の幅
方向の両側でそれぞれ対向するように変形した場合に得
られるセルトランジスタのアレイの平面パターンの一例
について、表示の明瞭化のために、２組のパターン領域
に着目し、この２組のパターン領域を別々に強調して示
している。このアレイの動作は前記第３図のアレイの動
作と同様であるが、さらに、消去ゲート電極と浮遊ゲー
ト電極との結合容量が常に一定に保たれるようになり、
消去のばらつきがなくなるという利点がある。

ここで、ＷＬＩ〜ＷＬ４はワード線領域、ＥＬＩ〜ＥＬ
４は上記ワード線領域と平行に形成されている消去線領
域、１３・・・は消去ゲート電極とその下方のソース・
ドレイン領域との間の高耐圧用絶縁膜、８・・・は消去
ゲート電極と一部が対向している浮遊ゲート領域、ＳＤ
・・・は消去ゲー　ト電極と直交方向に形成されている
ソース・ドレイン用の拡散層領域、ＤＬ１〜ＤＬ３はデ
ータ線用のアルミニウム配線領域、ＣＴ・・・は上記拡
散層領域とアルミニウム配線領域とのコンタクト部であ
り、例えばデータ線ＤＬ２とコンタクトをとっている。

なお、本発明のメモリは、前記実施例のような局所酸化
法により形成された素子分離領域に限らず、その他の素
子分離技術により形成された素子分離領域を有する場合
にも適用できる。

［発明の効果］上述したように本発明によれば、非常に微細なセルの加
工が可能となって高集積化が可能となり、しかも、電気
的消去が可能なＥＥＦＲＯＭセルを有する不揮発性半導
体メモリを実現することができる。即ち、このメモリの
セルトランジスタは、チャネル領域のチャネル長さ方向
に隣り合うセルトランジスタのソース領域およびドレイ
ン領域が共通に形成されているので、ソース領域および
ドレイン領域と上層配線とのコンタクト部の数を減らす
ことができ、高集積化が可能である。

また、本発明メモリにおけるセルアレイによれば、同一
行の隣り合うセルトランジスタのソース領域およびドレ
イン領域が共通に形成されているので、セルの行方向の
微細化が可能であると共にソース・ドレイン領域に対す
る上層配線のコンタクト部が少なくなる。また、上記ソ
ース領域およびドレイン領域が同一列の各メモリセルに
共通に列方向に形成されているので、ソース・ドレイン
領域に対する上層配線のコンタクト部が一層少なくなる
。

また、同一行の各メモリセルの消去ゲート電極が共通に
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、任意の数のワード線単位
での消去（ブロック消去）が可能になり、消去専用のデ
コーダが不要になる。また、消去線の選択方法により、
全ビットを一括消去したり、ワード線単位で消去（ブロ
ック消去）するこ°とができる。

【図面の簡単な説明】

第１図（ａ）は本発明の不揮発性半導体メモリの一実施
例におけるセルトランジスタの平面パターンを示す図、
第１図（ｂ）および（Ｃ）および第１図（ｄ）はそれぞ
れ同図（ａ）巾のＢ−Ｂ線およびＣ−Ｃ線およびＤ−Ｄ
線に沿う断面図、第２図は第１図に示したセルアレイお
よびその周辺回路の一部を示す回路図、第３図（ａ）お
よび（ｂ）は第２図中のセルアレイの平面パターンの一
例について、表示の明瞭化のために、２組のパターン領
域に着目し、それぞれのパターン領域を別々に強調して
示す図、第４図（ａ）および（ｂ）は第１図に示したセ
ルトランジスタの変形例に係るセルトランジスタのアレ
イの平面パターンの一例について、表示の明瞭化のため
に、２組のパターン領域に着目し、それぞれのパターン
領域を別々に強調して示す図、第５図（ａ）および（ｂ
）は第１図に示したセルトランジスタのさらに他の変形
例に係るセルトランジスタのアレイの平面パターンの一
例について、表示の明瞭化のために、２組のパターン領
域に着目し、それぞれのパターン領域を別々に強調して
示す図、第６図（ａ）は現在考えられている不揮発性半
導体メモリにおけるセルトランジスタの平面パターンを
示す図、第６図（ｂ）および（Ｃ）はそれぞれ同図（ａ
）中のＢ−Ｂ線およびＣ−Ｃ線に沿う断面図、第７図は
第６図のセルトランジスタの等価回路、第８図は第６図
のセルトランジスタの各動作モードにおける各部の状態
を示す図、第９図は第６図に示したセルアレイおよびそ
の周辺回路の一部を示す回路図である。１・・・・・・半導体基板、２・・・・・・素子分離領
域、３・・・・・・ソース領域、４・・・・・・ドレイ
ン領域、５・・・・・・制御ゲート電極、６．７．１０
．１２．１３・・・・・・ゲート絶縁膜、８・・・・・
・浮遊ゲート電極、９・・・・・・消去ゲート電極、１
１・・・・・・トンネル絶縁膜、２ｏ−ト１〜２０−４
−３・・・・・・メモリセル、２１・・・・・・主行デ
コーダ、２２．２３・・・・・・行デコーダ、２４・・
・・・・列デコーダ、ＷＬ１〜ＷＬ４、Ｗ　Ｌ　ｎ　−
・−＝−ワード線、ＥＬ１〜ＥＬ４・・・・・・消去線
、Ｄ　Ｌ−１〜ＤＬ４・・・・・・データ線、ＳＤ・・
・・・・ソースφドレイン領域、ＣＴ・・・・・・コン
タクト部。出願人代理人　弁理士　鈴江武彦（ｂ）（ｄ）第１図第図（ａ）第図（ｂ）第図（ａ）「Ｃ豐し。７４第図（ａ）第図（ｂ）第阿

Claims

【特許請求の範囲】

（１）半導体基板内のソース領域およびドレイン領域と
半導体基板上の三層構造のゲート電極とを有し、浮遊ゲ
ート電極によってチャネル領域を形成する浮遊ゲートト
ランジスタと、制御ゲート電極によってチャネル領域を
形成する制御ゲートトランジスタとを有する電気的消去
・再書込み可能な不揮発性半導体メモリセルが行列状に
配列されてなるセルアレイを有する不揮発性半導体メモ
リにおいて、前記メモリセルのソース領域およびドレイン領域は互い
に平行に設けられ、チャネル領域のチャネル長さ方向に
隣り合うセルトランジスタのソース領域およびドレイン
領域が共通に形成されており、消去ゲート電極および制
御ゲート電極は、互いに平行に設けられ、かつ、前記ソ
ース領域およびドレイン領域間のチャネル領域の幅方向
に直交する方向に設けられていることを特徴とする不揮
発性半導体メモリ。
（２）請求項１記載の不揮発性半導体メモリにおいて、前記セルアレイは、同一行の隣り合うメモリセルのソー
ス領域およびドレイン領域が共通に形成され、この共通
のソース・ドレイン領域が、同一列の各メモリセルに共
通に列方向に形成されており、同一行の各メモリセルの
消去ゲート電極が共通に行方向に形成されており、同一
行の各メモリセルの制御ゲート電極が共通に行方向に形
成されていることを特徴とする不揮発性半導体メモリ。