JPH02114350A - 周辺コントローラのためのバッファメモリサブシステムおよび方法 - Google Patents

周辺コントローラのためのバッファメモリサブシステムおよび方法

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JPH02114350A
JPH02114350A JP1222791A JP22279189A JPH02114350A JP H02114350 A JPH02114350 A JP H02114350A JP 1222791 A JP1222791 A JP 1222791A JP 22279189 A JP22279189 A JP 22279189A JP H02114350 A JPH02114350 A JP H02114350A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明はデータ処理システムで使用するためのバッファ
メモリサブシステムに関し、特に、周辺コントローラに
よってバッファメモリにストアされているデータのアク
セスを容易にするバッファメモリサブシステムに関する
。
データ処理の分野において、大容量記憶装置、プリンタ
、モデムおよび同等のような周辺装置は適切な動作のた
めに特定の制御ロジックをしばしば必要とする。初期の
簡単なシステムでは、中央処理装置（ＣＰ　Ｕ）は直接
周辺装置の動作を制御した。しかしシステムがより複雑
になり、より多くの周辺装置が複雑なシステムに加えら
れて、データ処理動作の速度が向上すると、ＣＰＵが十
分に周辺装置を制御しかつまだ他の業務、たとえばシス
テム制御、インターフェイスおよびデータ取扱いに利用
できるのは不可能であることが明らかとなった。
以前のシステムでは、ＣＰＵは単一のデータ通信チャネ
ルまたはバスを介して１つまたはそれ以上の周辺装置に
接続されていた。しかし、単一のデータ通信バスのスル
ーブツトはＣＰＵが２つまたはそれ以上の装置とアクセ
スまたは通信を試みようとすると間もなく低下した。
周辺装置がより効率的になると、各装置はより沢山の作
業をより速く行なうことができ、全体のデータ通信バス
使用を増やした。バス通信のこの増加はデータのボトル
ネックという増大したリスクが結果として生じた。こう
して、より高度なアービトレーション機構が周辺装置と
ＣＰＵとの間の通信を制御するために必要となった。
データ処理システムの効率において、コントローラが周
辺装置を知的に制御するように開発されてＣＰＵが他の
動作のために解放されるようになると大きな進歩が見ら
れた。各周辺コントローラはバスの個々の周辺装置を制
御するように与えられた。周辺装置が最も効率的なのは
同じ種類の装置（たとえば磁気ハードディスク）を１つ
またはそれ以上制御することである。
さらにシステムの効率を増加するために、次に２つの通
信バスが設けられた。この方法で、高速の効率的なデー
タ通信バスが周辺コントローラと周辺装置の間の高速通
信のために使うことができた。他方、ＣＰＵとコントロ
ーラの間のデータ通信は全体的システム管理のためにコ
ントローラと周辺装置の間の通信と同じ高いスピード率
で取扱う必要は一般にないので、より遅いより効率的で
ないＣＰＵデータ通信バスをＣＰＵと周辺コントローラ
の間で使うことができる。
周辺装置と周辺コントローラの間の通信バスに接続され
たバッファ装置としての動的メモリの使用も非常に効率
的であることがわかった。バ・ソファメモリは周辺装置
（たとえばディスク）からのデータを一時的にストアす
る、たとえば修正をベンディングさせることを可能にし
た。これは、ホストプロセッサに接続されている小さな
コンピュータシステムインターフェイス（ＳＣＳＩ）の
ような高速データ通信バスからのシステムへのデータ入
力が直接周辺コントローラに伝送することができる間起
こり得る。この方法だと、周辺装置と周辺コントローラ
の間の通信は、ホストプロセッサと残りの周辺サブシス
テムの間の他のより高速な通信を制限する必要はない。
周辺コントローラとバッファメモリの間に配置されたデ
ータ通信バスはバッファバスとして知られている。周辺
コントローラはほとんどの場合バッファバスへのアクセ
スを有するが、時たまバッファバスにある装置へのアク
セスが必要なのはＣＰＵである。その場合、ＣＰＵと周
辺コントローラがバッファバスに対して競合するとき、
アービトレーション機構が必要となる。
このようにして、アービタがバッファバスおよび周辺コ
ントローラとＣＰＵの間で与えられた。
このアービタは外部ロジックからなり、周辺コントロー
ラとのまたＣＰＵとの通信のために別々のトランシーバ
を必要とする。最近、より少ない構成部品で印刷回路基
板のスペースをより少なくとる要求が前記の説明したア
ービタを不適当にしている。
外部ロジックを使わないアービタ機能を提供することは
有利となる。
さらに周辺コントローラ自身の中にアービトレーション
機構を設けることは有利となる。
さらにＣＰＵが必要なときに周辺コントローラと競合す
ることなくバッファバスへのアクセスを可能にすること
が有利となる。
さらにバッファメモリサブシステムが互いに分離してい
る２つの別々の通信バスで動作することを可能にするの
も有利となる。
さらに複数個の開始装置からのバッファバスアクセスリ
クエストをアービトレートするように周辺コントローラ
にアービトレーション機構を与えることが有利である。
発明の要約 本発明に従って、周辺コントローラのためのバッファメ
モリサブシステムが与えられる。ＣＰＵはデータ転送を
開始するために与えられる。ホストアダプタも与えられ
る。メモリバッファはデータを一時的にストアするため
に使われる。周辺コントローラは少なくとも２つのデー
タ通信バス、ＣＰＵと周辺コントローラの間に接続され
るＣＰＵデータ通信バスと、ＣＰＵデータ通信バスから
分離されて周辺コントローラに、メモリバッファに、そ
してホストアダプタに、接続されるバッファデータ通信
バスを有する環境で動作するために適合される。この方
法で、ＣＰＵが周辺コントローラによってメモリバッフ
ァをアクセスすることができるための機構が与えられる
。
本発明の完全な理解は詳細な記述と関連してとられたと
きに、添付の図面を参照することによって得ることがで
きる。
好ましい実施例の説明 第１図を参照すると、本発明に従ってディスクコントロ
ーラとしても知られるバッファメモリサブシステムのブ
ロック図が示される。サブシステムはマイクロプロセッ
サまたはマイクロコントローラに対する知的周辺装置で
あり、データ直列フォーマット取扱い、データ完全性お
よびディスクデータ管理のタスクを引受ける。参照番号
１０の仮想線で一般に示されるプロセッサはＲＡＭ／Ｒ
ＯＭメモリ１２、中央処理装置１４およびディスクイン
ターフェイス１６を含む。プロセッサ１０は図で仮想線
で示されるように１つの集積化された回路チップの上に
製作することができるが、プロセッサ１０は３つの別々
のコンポーネント、メモリ１２、ＣＰＵ１４およびディ
スクインターフェイス１６を有する論理的装置であるこ
とを理解するべきである。プロセッサ１０はＳＣＳ　Ｉ
コマンド解読、ディスクデータスペース割当て、ディス
クメカニカル制御およびシステムインターフェイス管理
を行なう。説明の簡潔のため、また以下で説明されるホ
ストプロセッサとの混乱を避けるために、プロセッサ１
０は以降はＣＰＵｌ０と呼ばれる。
ＣＰＵｌ０は周辺コントローラ２０に接続され、これは
ＣＰＵバス２２によってＣＰＵｌ０のコンポーネントに
接続される。
さらに周辺コントローラ２０に接続されているのはホス
トアダプタ２４である。ホストアダプタ２４は５ＣＳＩ
バスのように適当な高速データ通信バスを通って図示さ
れていないホストプロセッサに接続される。ホストアダ
プタ２４は８ビット幅のバッファバス２６によって周辺
コントローラ２０に接続される。このバッファバス２６
はこの図では区別されないアドレス部分とデータ部分か
ら実際なる。さらにバッファバス２６に接続されるのは
外部バッファメモリ２８とエラープロセッサ３０である
。
周辺コントローラ２０はいかなるときもバッファメモリ
バス２６のマスクである。ＣＰＵｌ０は、以下でより詳
細に説明されるように、周辺コントローラ２０が必要な
アービトレーションを行なうときのみこのバス２６をア
クセスすることができる。図示されていないプロセッサ
のような５Ｏ８Ｉｖｅ置と外部バッファメモリ２８の間
のホストデータ転送は、ＣＰＵデータバス２２に影響す
ることなくバッファバス２６で行なうことができる。
すなわち、周辺コントローラデータインターフェイスの
ホストはＣＰＵｌ０に対して完全に自律および独立して
いる。直接の制御／データ接続は２つの装置が最小のＣ
ＰＵ介入で予めプログラムされたデータ転送を行なうこ
とを可能とする。
ディスク３２もシステムに与えられており、ライン３４
によってＣＰＵｌ０に接続される。ディスフ３２は好ま
しい実施例では磁気ハードディスクであるが、光ハード
ディスクまたは他の適当な大容量記憶の形であってもよ
い。ディスク３２と周辺コントローラ２０の間に接続さ
れるのはデータエンコーダとデコーダ３６ならびにディ
スク読取／書込論理装置３８である。
第２図を参照すると、より詳細に周辺コントローラ２０
（第１図）のブロック図が示されている。
バッファバスインターフェイスコントローラ４０はバッ
ファバス２６を通って伝送される予定のデータのアービ
トレーションに使われる。
図示されていないホストプロセッサに対する制御装置４
２はホストアダプタ２４（第１図）に対応し、バッファ
バスインターフェイスコントローラ４０に接続される。
同様に、エラープロセッサ制御装置４４もバッファバス
インターフェイスコントローラ４０に接続され、エラー
プロセッサ３０（第１図）に対応する。バッファメモリ
制御袋、７４６　モ同様にバッファバスインターフェイ
スコントローラ４０に接続され、外部バッファメモリ２
８（第１図）に対応する。バッファメモリ制御装置４６
はデータバッフ７リングおよび取扱いに対して責任があ
る。最高４メガバイトの動的バッファメモリを直接制御
して、ディスク３２とホストプロセッサバスの間のデー
タの流れはＣＰＵの介入なしでバッファメモリ制御装置
４６経由でなされる。
内部シーケンサデータバス４８はそのバッファバスイン
ターフェイスコントローラ４２に、ユーザレジスタファ
イル５０の他に、内部シーケンサＲＡＭ５２、および１
６ビツトシーケンサ５４とシーケンサプログラムＲＯＭ
５６を含むシーケンサ装置５３が接続される。
内部シーケンサバス４８にさらに接続されるのはフォー
マットコントーラ６０である。フォーマット制御は好ま
しい実施例のソフトウェアに与えられる機能であって、
予め定められたユーザディスクプロトコル基準に従って
ロードすることができる。フォーマットコントローラ６
０はしかし、代替の実施例において、固定フォーマット
制御を与えるためにハードワイヤされることもできる。
直並列変換器６２は先入れ先出しくＦ　Ｉ　ＦＯ）レジ
スタ６４に接続され、それはバッファバス２６につなが
れているバッファ６６に接続される。
内部エラー検出および修正論理６８も与えられ、ＦＩＦ
Ｏレジスタ６４に接続される。並直列変換器７０はデー
タをディスク３２（第１図）にとって適当な形に変換す
るためにＦＩＦＯ６４に接続される。
ディスク状態および制御論理を与えるためるの装置は参
照番号７２で示される。この装置７２はディスク３２か
らの読取りまたは書込みの前に信号を開始させる。開始
信号はフォーマットコントローラ６０によっても発生す
ることができる。ユーザレジスタファイル５０に接続さ
れるのはＣＰＵインターフェイス７４であり、これはＣ
ＰＵバス２２（第１図）につながれている。
第３図を参照すると、周辺コントローラ２０（第１図）
のバッファバスインターフェイスコントローラ４０（第
２図）で実施されるように、本発明のアービトレーショ
ン機構の詳細なブロック図が示される。
バッファバスインターフェイスコントローラ４０はアド
レスバス２２ａとデータバス２２ｂを含むＣＰＵ通信バ
ス２２とバッファバス２６の２つの部分（アドレスおよ
びデータ）の間に配置される。バッファバスインターフ
ェイスコントローラ４０の中心はバッファバスアービタ
装置１００である。アービタ１００は先取り可能である
ように設計されることができ、またユーザのアプリケー
ションの要求に依存して１つのバイトまたは複数のバイ
トのバーストをサポートすることができる。
アービタ１００に接続されるのは、内部シーケンサアク
セス論理演算装置１０２、ホストアダプタリクエスト論
理演算装置１０４、データＦＩＦＯ制御論理演算装置１
０６、リフレッシュリクエスト論理演算装置１０８、お
よびＣＰＵアクセスリクエスト論理演算装置１１０であ
る。前述の装６２１０２−１１０の各々は従来の態様で
使われているリクエストおよび肯定応答ラインによって
ア−とり１００に接続される。
ホストアダプタリクエスト論理演算装置１０４に接続さ
れるのはホストアダプタ制ａ１４２へのラインである。
インターフェイスポート１１２はバッファバス２６のデ
ータ部分であるバッファデータバス２６ｂに接続される
。インターフェイスポート１１２に接続されるのは、Ｃ
ＰＵデータバス２２ｂに接続されるライン１１５である
。
ディスクデータＦＩＦＯ装置１１６はデータＦＩＦＯ制
御論理演算装置１０６に、またライン１１４によってイ
ンターフェイスポート１１２の両方に接続される。ディ
スクデータＦＩＦＯ装置１１６も、ディスクデータ並直
列変換器７０（第２図）にデータを伝送するために、ま
たディスクデータ直並列変換器６２からデータを受取る
ために適合される。
バッファアドレスバス２６ａに接続されるのは一般に参
照番号１２０で示される一連のポインタである。ポイン
タ１２０はシーケンサポインタ１２０ａ、ＣＰＵポイン
タ１２０ｂ、ディスクデータポインタ１２０ｃ、および
リフレッシュアドレスポインタ１２０ｄを含む。ポイン
タ１２０とバッファアドレスバス２６ａの間に接続され
るのはアドレスマルチプレクサドライバ１２２であり、
これは−度にポインタ１つずつからのアドレスをバッフ
ァバス２６のアドレス部分にロードされることを可能に
する。
制御信号を発生するための論理演算装置も与えられ、参
照番号１２４によって識別される。装置１２４は複数個
のバッファメモリ読取／書込制御信号だけでなく、装置
読取および装置書込信号ならびにホストアダプタおよび
エラープロセッサ選択信号を発生させるために適合され
る。
第４図を参照すると、周辺コントローラ２０（第１図）
のアドレス割当図が示される。
周辺コントローラ２０は２５６バイト幅のロケーション
のアドレススペースを有する。これらの２５６０ケーシ
ヨンのうち、１２８のアドレス（００から７Ｆ）は内部
レジスタに写像（ｒｎａｐ）される。残りのアドレス（
８０からＦＦ）はＣＰＵｌ０がバッファバス２６で装置
／メモリへのアクセスを可能にする。
内部レジスタファイルはさらにノ１−ドウエアパラメー
タ、操作パラメータ、コマンドパラメータおよび状態パ
ラメータに分けることができる。その上、マスク制御レ
ジスタは全体の装置制御を与える。
内部レジスタを指すアドレス００から７Ｆまでの下位１
２８のロケーションは一般に参照番号２００として示さ
れる。ロケーション８０から９Ｆは３２個のロケーショ
ンを示し、参照番号２０２として示される。これらのロ
ケーションはホストアダプタ装置２４（第１図）に写像
される。アドレスＡＯからＢＦを白′する予約ロケーシ
ョン２０４の後には、アドレスＣＯからＤＦまでの３２
個のロケーションがあり、エラープロセッサ３０（第１
図）に写像されるロケーションを表わし、参照番号２０
６として示される。最後に、アドレスＥＯからＦＦまで
は外部バッファメモリ２８（第１図）に写像される３２
個のロケーション２０８が示される。
外部バッファメモリ２８（第１図）はアドレスポインタ
によってＣＰＵｌ０によってアクセスすることができる
。３つのデータアクセス機構、固定モード、シーケンシ
ャルモードおよびランダムモードが与えられる。固定モ
ードでは、ＣＰＵはＣＰＵのポインタが指しているロケ
ーションを繰返しアクセスすることができる。シーケン
シャルモードでは、ＣＰＵはポインタを更新することな
くメモリの隣接するロケーションをアクセスすることが
できる。（周辺コントローラは各アクセスの後ポインタ
を増分する。）ランダムモードでは、ポインタを再書込
みすることなくいかなる３２バイトセクシヨンへのラン
ダムなアクセスも可能である。
第５図を参照すると、ＣＰＵバッファメモリポインタ機
構の詳細が示される。２４ビット幅のポインタ２６０は
周辺コントローラ２０の内部レジスタスペース２００（
第４図）で３バイト幅のロケーションを占める。ポイン
タ２６０のビット２３と２４は、好ましい実施例では周
辺コントローラは４メガバイト外部メモリ２８しかサポ
ートしないので使われない。
ポインタ２６０はさらに２つの部分に分けることができ
、バッファメモリ２８において３２バイトの領域または
バラグラフ２５６を識別する１７ビツトのバラグラフポ
インタ２５０と、３２バイトパラグラフ２５６内で特定
のバイトを識別する５ビツトオフセツトポインタ２５２
がある。
以下で説明されるように、異なるメモリアクセスモード
が与えられる。５ビツトオフセツト値は直接ＣＰＵｌ０
によって与えられることができる。
動作中、バッファメモリサブシステムはフロースルーア
クセスモードを使ってバッファバスの装置およびメモリ
をアクセスすることができるように働く。サブシステム
の合計アドレススペース（２５６０ケーション−Ａ［７
：Ｏ］）のうち、下位の１２８のロケーション（００か
ら７Ｆ）が内部レジスタに写像される。ＣＰＵ１０がア
ドレススペースの上位１２８バイト（８０からＦＦ）の
ロケーションをアクセスすると、このリクエストはバッ
ファバス２６に対するアクセスリクエストにトランスレ
ートされる。
ＣＰＵｌ０は、メモリ動作をチエツクするために通常の
パワーアップシーケンスの間、誤り回復（比較的たまに
起こる）の間Ｊおよびデータ転送動作が開始されるとき
に、バッファメモリ２８をアクセスすることができる。
ＣＰＵｌ０のバッファバス２６へのアクセスの事象の順
序は以下のとおり： １）　　ＣＰＵｌ０は８０からＦＦまでの範囲のメモリ
ロケーションをアクセスすることによってフロースルー
サイクルを開始する； ２）　サイクルはＲＥＡＤＹ信号を否定にすることによ
って引き延ばされる； ３）　アドレスがＣＰＵアクセスリクエスト論理１１０
によってデコードされてアクセスするべきバッファバス
装置／メモリを決定し、内部バスアービタ１００のリク
エストが発生される；４）　バスアービタ１００がＣＰ
Ｕアクセスリクエストを引き受けることができるとき、
適当なサイクルが実行される； ５）　サイクルはＲＥＡＤＹ信号を表明（ａｓｓｅｒｔ
）することによって終了される。
バッファバスアービタ１００は降順にリストされる次の
優先１１項に基づいて一定の優先機構を使用する： ＣＰＵクリエスト 内部シーケンサリクエスト（エラー修正のため）リフレ
ッシュリクエスト バッファへ／からＦＩＦＯ バッファへ／からホストアダプタ 前述のように、バッファメモリ２８に加えて、バッファ
バス２６に２つの装置、ホストアダプタ装置２４とエラ
ープロセッサ３０がサポートされる。ＣＰＵｌ０がこれ
らの装置２４または３０の１つに写像されたアドレスを
アクセスするとき、アクセスは選択された装置で行なわ
れる。装置２４または３０に与えられたアドレスはＣＰ
Ｕアドレスライン（Ａ［４：０］）の下位５ビツト２５
８のアドレスと同じである。上位ビット２６０はローに
される。
アドレス８０から９Ｆまではホストアダプタ装置２４に
写像され、ＣＯからＤＦまでのアドレスは外部エラープ
ロセッサ３０に写像される。
外部バッファメモリ２８はバッファメモリ２８に写像さ
れるレジスタスペースの読取りまたは書込みを実行する
ことによっていつでもＣＰＵｌ０によってアクセスする
ことができる。すなわち、バッファメモリロケーション
はＣＰＵｌ０にとってサブシステムのレジスタロケーシ
ョンとして見える。ＣＰＵｌ０が適切なレジスタスペー
スをアクセスすることによってバッファメモリアクセス
を開始すると、リクエストされたアクセスが行なわれる
。このアクセスを行なうには、アービタ１００はバッフ
ァバス２６がそのとき他のサイクルで使われるかもしれ
ないのでアービトレートしなければならない。ＲＥＡＤ
Ｙ信号は必要に応じてＣＰＵサイクルを長くするために
使われる。
アクセスされるべきバッファメモリ口ケーションのアド
レスの部分は、ＣＰＵ１０によって前の書込サイクルで
ロードされたバッファメモリポインタ２６０によって発
生される。３つのバッファメモリアクセスモード、固定
アクセスモード、シーケンシャルアクセスモードおよび
パラグラフランダムモードが与えられる。これらは図示
されていないポインタ制御レジスタを適当にプログラム
することによって選択することができる。
固定アクセスモードでは、ＣＰＵポインタによってアド
レスされたロケーションに対してアクセスが与えられる
。ＣＰＵｌ０がアドレスロケーションＥＯをアクセスす
るときはいつも、ＣＰＵポインタがポイントするロケー
ションがアクセスされる。そのメモリロケーションにス
トアされている値はＣＰＵ１０に返されて読取操作を完
成させる。バッファメモリへのデータ書込みは前述のポ
インタ機構を使っていつでも同様に達成することができ
るのは理解されるべきである。言い変えると、ここでの
記述において、メモリがアクセスできるときはいっでも
、データは同じアクセス機構を使うことによって読取り
または書込みすることができる。バッファメモリ２８に
おける他のロケーションに対する後のＣＰＵアクセスは
ＣＰＵポインタを更新する必要がある。
固定アクセスモードで使われた特定ステップは以下のと
おり： １）　　ＣＰＵはＣＰＵポインタを望ましいメモリロケ
ーションのアドレスでプログラムする；２）　　ＣＰＵ
はポインタ制御レジスタを固定アクセスモードのコード
でプログラムする；３）　　ＣＰＵは周辺コントローラ
アクセスサイクルを適切なレジスタロケーション（好ま
しい実施例ではＥＯ）で開始する； ４）　　ＣＰＵは適する読取サイクルまたは書込サイク
ルを開始する； ５）　　ＣＰＵアクセスリクエスト論理はＣＰＵアクセ
スを検出し、バスアービタのリクエストを発生させ、Ｒ
ＥＡＤＹ信号を否定にすることによってＣＰＵサイクル
を長くする； ６）　バスアービタがＣＰＵアクセスサイクルが実行さ
れるのを可能にすると、ＣＰＵポインタは望ましいロケ
ーションのアドレスをバッファメモリに送る； ７）　データはアドレスされたメモリロケーションから
読取られてＣＰＵに返される（読取サイクル）、または
ＣＰＵによって与えられたデータはアドレスされたメモ
リロケーションに書込まれる（書込サイクル）； ８）　　ＣＰＵアクセスサイクルはＲＥＡＤＹ信号を表
明することによって終了させられる。
シーケンシャルアクセスモードでは、ＣＰＵ１０がロケ
ーションアドレスＥＯをアクセスするときはいつも、Ｃ
ＰＵポインタかポイントするロケーションがアクセスさ
れる。読取動作のため、そのメモリロケーションにスト
アされる値はＣＰＵ１０に返される。その上、ＣＰＵポ
インタは増分される。
もしＣＰＵｌ０がＣＰＵポインタを更新することなくレ
ジスタロケーションＥＯを再度アクセスすると、次のシ
ーケンシャルメモリロケーションがアクセスされて、読
取動作において、そのメモリロケーションにストアされ
た値はＣＰＵ１０に返される。これはＣＰＵ１０による
ＣＰＵポインタの更新を繰返すことなくバッファメモリ
２８への迅速なシーケンシャルアクセスを可能にする。
シーケンシャルアクセスモードで使われる特定ステップ
は以下のとおり： １）　　ＣＰＵはＣＰＵポインタを順々にアクセスされ
るべき第１のメモリロケーションアレイのアドレスでプ
ログラムする； ２）　　ＣＰＵはポインタ制御レジスタをシーケンシャ
ルアクセスモードのコードでプログラムする； ３）　　ＣＰＵは周辺コントローラアクセスサイクルを
適切なレジスタロケーション（好ましい実施例ではＥＯ
）で開始する； ４）　　ＣＰＵは適する読取サイクルまたは書込サイク
ルを開始する； ５）　　ＣＰＵアクセスリクエスト論理はＣＰＵアクセ
スを検出し、バスアービタのリクエストを発生させ、Ｒ
ＥＡＤＹ信号を否定にすることによってＣＰＵサイクル
を長くする； ６）　バスアービタがＣＰＵアクセスサイクルが実行さ
れるのを可能にすると、ＣＰＵポインタは望ましいロケ
ーションのアドレスをバッファメモリに送る； ７）　データはアドレスされたメモリロケーションから
読取られてＣＰＵに返される（読取サイクル）、または
ＣＰＵによって与えられたデータはアドレスされたメモ
リロケーションに書込まれる（書込サイクル）； ８）　　ＣＰＵアクセスサイクルはＲＥＡＤＹ信号を表
明することによって終了される；９）　周辺コントロー
ラはＣＰＵポインタを増分してバッファメモリの次のロ
ケーションをポイントする； １０）　　ＣＰＵは上記のステップ（３）−（８）を実
行することによってバッファメモリの次のロケーション
を随意にアクセスする。
バラグラフランダムモードでは、ＣＰＵｌ０がロケーシ
ョンＥＯからＦＦまでをアクセスするときはいつも、ア
クセスされるべきロケーションのアドレスは、ＣＰＵポ
インタの上位ビットとＣＰＵｌ０によって与えられるレ
ジスタアドレスからの下位５ビツトを連接することによ
って計算される。このように形成されたアドレスはバッ
ファメモリ２８をアクセスするために使われ、そこにス
トアされている値は読取動作においてＣＰＵｌ０に返さ
れる。
このモードはまず３２バイトパラグラフのベースアドレ
スをＣＰＵポインタに書込むことによって、ＣＰＵ１０
がバッファメモリ２８の３２バイトパラグラフにポイン
タを立てることを可能にする。次にＣＰＵｌ０はこのメ
モリのブロックを迅速でランダムな態様でアクセスする
ことができる。
アドレスＥＯからＦＦはバッファメモリ２８に写像され
る。
バラグラフランダムアクセスモードで使われる特定ステ
ップは以下のとおり： １）　　ＣＰＵは、ポインタの下位５ビツトがこのモー
ドでは使われていないので、ＣＰＵポインタをバラグラ
フのいずれかのメモリロケーションのアドレスのベース
アドレスでプログラムする；２）　　ＣＰＵはポインタ
制御レジスタをバラグラフランダムアクセスモードのコ
ードでプログラムする； ３）　　ＣＰＵは周辺コントローラアクセスサイクルを
適切なレジスタロケーション（好ましい実施例ではＥＯ
−ＦＦ）で開始する； ４）　　ＣＰＵは適する読取サイクルまたは書込サイク
ルを開始する； ５）　　ＣＰＵアクセスリクエスト論理はＣＰＵアクセ
スを検出し、バスアービタのリクエストを発生させ、Ｒ
ＥＡＤＹ信号を否定にすることによってＣＰＵサイクル
を長くする； ６）　バスアービタがＣＰＵアクセスサイクルが実行さ
れるのを可能にすると、ＣＰＵポインタはアドレスの上
位１９ビツトを送り、アドレスの下位５ビツトは現行の
アクセスサイクルにおいてＣＰＵによって与えられたも
のから得られる；７）　データはアドレスされたメモリ
ロケーションから読取られてＣＰＵに返される（読取サ
イクル）、またはＣＰＵによって与えられたデータはア
ドレスされたメモリロケーションに書込まれる（書込サ
イクル）； ８）　　ＣＰＵアクセスサイクルはＲＥＡＤＹ信号を表
明することによって終了させられる；９）　　ＣＰＵは
上記のステップ（３）−（８）を実行することによって
バッファメモリのアドレスされた３２バイトブロツクの
いかなる他のロケーションも随意にアクセスする。
ＣＰＵｌ０によってバッファメモリ２８をアクセスする
３つの方法は上記で説明されたが、ＣＰＵｌ０は特別に
ホストアダプタレジスタを以下のとおりアクセスするこ
とができる： １）　　ＣＰＵは周辺コントローラアクセスサイクルを
適切なレジスタロケーション（好ましい実施例では８Ｏ
−９Ｆ）で開始する； ２）　　ＣＰＵはレジスタへの読取りまたは書込みのた
めに、適する読取サイクルまたは書込サイクルを開始す
る； ３）　　ＣＰＵアクセスリクエスト論理はＣＰＵアクセ
スを検出し、バスアーとりのリクエストを発生させ、Ｒ
ＥＡＤＹ信号を否定にすることによってＣＰＵサイクル
を長くする； ４）　アービタがＣＰＵアクセスサイクルを実行するの
を可能にすると、ＣＰＵアドレスバスの下位５ビツトに
与えられる値はホストアダプタ装置のレジスタアドレス
として与えられる；５）　上位アドレスビットは０にさ
れる：６）　データはアドレスされたレジスタから読取
られてＣＰＵに返される（読取サイクル）、またはＣＰ
Ｕによって与えられるデータはアドレスされたレジスタ
に書込まれる（書込サイクル）＝７）　適当な選択信号
および読取または書込制御信号が活性化される； ８）　　ＣＰＵアクセスサイクルはＲＥＡＤＹ信号を表
明することによって終了させられる。
最後に、ＣＰＵｌ０は特別にエラープロセッサレジスタ
を以下のとおりアクセスすることがてきる： １）　　ＣＰＵは周辺コントローラアクセスサイクルを
適切なレジスタロケーション（好ましい実施例ではＣｏ
−ＤＦ）で開始する； ２）　　ＣＰＵはレジスタへの読取りまたは書込みのた
めに、適する読取サイクルまたは書込サイクルを開始す
る； ３）　　ＣＰＵアクセスリクエスト論理はＣＰＵアクセ
スを検出し、バスアーとりのためのリクエストを発生さ
せ、ＲＥＡＤＹ信号を否定にすることによってＣＰＵサ
イクルを長くする；４）　バスアーとりがＣＰＵアクセ
スサイクルが実行されるのを可能にするとき、ＣＰＵア
ドレスバスの下位５ビツトに与えられた値はエラープロ
セッサ装置のレジスタアドレスとして与えられる； ５）　上位アドレスビットは０にされる；６）　データ
はアドレスされたレジスタから読取られてＣＰＵに返さ
れる（読取サイクル）、またはＣＰＵによって与えられ
たデータはアドレスされたレジスタに書込まれる（書込
サイクル）；７）　適する選択信号および読取または書
込制御信号が活性化される； ８）　　ＣＰＵアクセスサイクルはＲＥＡＤＹ信号を表
明することによって終了させられる。
特定の動作要件および璋境に合うように改められる他の
修正および変更は当業者にとって明らかであるので、こ
の発明は開示の目的のために選ばれた例に制限されるも
のではなく、この発明の真の精神および範囲から逸脱す
ることがなくすべての変更および修正を網羅する。
【図面の簡単な説明】
第１図は本発明に従ったバッファメモリサブシステムの
ブロック図である。 第２図はバッファメモリサブシステムの周辺コントロー
ラのブロック図である。 第３図は周辺コントローラのアービトレーション機構の
ブロック図である。 第４図は周辺コントローラのアドレス割当図である。 第５図はメモリアクセスを制御するポインタ制御機構を
示すブロック図である。 図において１０はプロセッサ、１２はＲＡＭ／ＲＯＭメ
モリ、１４は中央処理装置、１６はディスクインターフ
ェイス、２０は周辺コントローラ、２２はＣＰＵバス、
２４はホストアダプタ、２６はバッファバス、２８は外
部バッファメモリ、３０はエラープロセッサ、３２はデ
ィスク、３４はライン、３６はデータエンコーダおよび
デコーダ、３８はディスク読取／書込論理演算装置、４
０はバッファバスインターフェイスコントローラ、４２
は制御装置、４４はエラープロセッサ制御装置、４６は
バッファメモリ制御装置、４８は内部シーケンサデータ
バス、５０はユーザレジスタファイル、５２は内部シー
ケンサＲＡＭ、５３はシーケンサ装置、５４は１６ビツ
トシーケンサ、５６はシーケンサプログラムＲＯＭ、６
０はフォーマットコントローラ、６２は直並列変換器、
６４は先入れ先出しくＦＩＦＯ）レジスタ、６８は内部
エラー検出および修正論理、７０は並直列変換器、７２
は装置、７４はＣＰＵインターフェイス、１００はアー
ビタ、１０２は内部シーケンサアクセス論理演算装置、
１０４はホストアダプタリクエスト論理演算装置、１０
６はデータＦＩＦＯ１ｄＪ御論理演算装置、１０８はリ
フレッシュリクエスト論理演算装置、１１０はＣＰＵア
クセスリクエスト論理演算装置、１１２はインターフェ
イスポート、１１５はライン、１１６はディスクデータ
ＦＩＦＯ装置、１１４はライン、１２０はポインタ、１
２２はアドレスマルチプレクサドライバ、１２４は制御
信号発生論理演算装置、２００は内部レジスタスペース
、２０２はホストアダプタ装置、２０４は予約ロケーシ
ョン、２５０はバラグラフポインタ、２５２は５ビツト
オフセツトポインタ、２５６は３２バイトパラグラフ、
２６０は２４ビット幅ポインタである。 特許出願人　アドバンスト・マイクロ・ディバｕ−０ヒ
　Ｏヒ　（）　　ＬＬ　　Ｃｌトの■＜ａ）００ＬＬＩ し− ムー

Claims (38)

    【特許請求の範囲】
  1. （１）周辺コントローラのためのバッファメモリサブシ
    ステムであって、 ａ）データ転送を開始するためのＣＰＵと、ｂ）ホスト
    アダプタと、 ｃ）データを一時的にストアするためのメモリバッファ
    と、 ｄ）少なくとも２つのデータ通信バスを有する環境で動
    作するために適合される周辺コントローラと、 ｅ）前記ＣＰＵと前記周辺コントローラとの間に作動的
    に接続されてその間にデータ転送を容易にするＣＰＵデ
    ータ通信バスと、 ｆ）前記周辺コントローラに、前記メモリバッファに、
    および前記ホストアダプタに動作的に接続されるバッフ
    ァデータ通信バスとを含み、前記バッファデータ通信バ
    スが前記ＣＰＵデータ通信バスと分離される、バッファ
    メモリサブシステム。
  2. （２）前記周辺コントローラが複数個の開始装置のバッ
    ファバスアクセスリクエストをアービトレートするため
    の手段を含む、請求項１に記載のバッファメモリサブシ
    ステム。
  3. （３）前記バッファメモリがＲＡＭ装置である、請求項
    ２に記載のバッファメモリサブシステム。
  4. （４）前記複数個の開始装置の１個が前記ＣＰＵである
    、請求項２に記載のバッファメモリサブシステム。
  5. （５）前記複数個の装置の１個がエラー修正動作の間リ
    クエストを発生させるための内部シーケンサである、請
    求項２に記載のバッファメモリサブシステム。
  6. （６）前記装置の１個が大容量記憶装置からデータを受
    取るまたはデータを伝送するためのデータＦＩＦＯ制御
    論理である、請求項２に記載のバッファメモリサブシス
    テム。
  7. （７）前記複数個の装置の１個が前記バッファメモリの
    データをリフレッシュするためのリフレッシュ論理であ
    る、請求項３に記載のバッファメモリサブシステム。
  8. （８）前記複数個の装置の１個が前記ホストアダプタで
    ある、請求項２に記載のバッファメモリサブシステム。
  9. （９）さらに、ｇ）大容量記憶手段を含む、請求項２の
    バッファメモリサブシステム。
  10. （１０）前記大容量記憶手段が磁気ハードディスクを含
    む、請求項９に記載のバッファメモリサブシステム。
  11. （１１）前記大容量記憶手段が磁気テープ装置を含む、
    請求項９に記載のバッファメモリサブシステム。
  12. （１２）さらに、ｇ）複数個のデータ処理およびデータ
    記憶コンポーネントに接続できるように適合できるネッ
    トワークを含む、請求項２に記載のバッファメモリサブ
    システム。
  13. （１３）前記複数個のデータ処理コンポーネントの１つ
    が、ＣＰＵである、請求項１２に記載のバッファメモリ
    サブシステム。
  14. （１４）前記複数個のデータ記憶コンポーネントの１つ
    がハードディスクである、請求項１２に記載のバッファ
    メモリサブシステム。
  15. （１５）前記ホストアダプタがＳＣＳＩインターフェイ
    スを含む、請求項１に記載のバッファメモリサブシステ
    ム。
  16. （１６）前記大容量記憶手段が光ディスクを含む、請求
    項９に記載のバッファメモリサブシステム。
  17. （１７）さらに、ｈ）光ディスクエラーを修正するため
    に前記バッファデータ通信バスに作動的に接続されるエ
    ラープロセッサを含む、請求項１６に記載のバッファメ
    モリサブシステム。
  18. （１８）前記バッファにストアされるデータのプロセッ
    サアクセスは前記周辺コントローラによってのみ可能で
    ある、請求項１に記載のバッファメモリサブシステム。
  19. （１９）前記プロセッサは前記周辺コントローラの手段
    によってのみ前記ホストアダプタへのアクセスを有する
    、請求項１に記載のバッファメモリサブシステム。
  20. （２０）前記プロセッサは前記周辺コントローラの手段
    によってのみ前記エラープロセッサへのアクセスを有す
    る、請求項１７に記載のバッファメモリサブシステム。
  21. （２１）前記周辺コントローラが前記ホストアダプタ、
    前記エラープロセッサおよび前記バッファメモリを識別
    するために制御レジスタを含む、請求項２に記載のバッ
    ファメモリサブシステム。
  22. （２２）前記周辺コントローラが前記バッファメモリに
    おいて予め定められたメモリロケーションを識別するた
    めにポインタ制御手段をさらに含む、請求項２１に記載
    のバッファメモリサブシステム。
  23. （２３）複数個のレジスタを有する周辺制御手段によっ
    てＣＰＵがメモリ装置のデータをアクセスすることを可
    能とする方法であって、 ａ）ＣＰＵポインタを予め定められたメモリロケーショ
    ンのアドレスでプログラムするステップと、 ｂ）ポインタ制御レジスタを予め定められたコードでプ
    ログラムするステップと、 ｃ）周辺コントローラアクセスサイクルを予め定められ
    たレジスタロケーションで開始するステップと、 ｄ）ＣＰＵアクセスサイクルを開始するステップと、 ｅ）バスアービタのリクエストを発生させるステップと
    、 ｆ）ＲＥＡＤＹ信号を否定にすることによって前記ＣＰ
    Ｕアクセスサイクルを長くするステップと、 ｇ）前記バスアービタが前記ＣＰＵアクセスサイクルが
    実行されるのを可能にするときにメモリロケーションの
    前記アドレスを前記メモリ装置に送るステップと、 ｈ）前記アドレスされたメモリロケーションでデータを
    アクセスするステップと、 ｉ）前記ＲＥＡＤＹ信号を表明することによって前記Ｃ
    ＰＵアクセスサイクルを終了するステップとを含む、方
    法。
  24. （２４）前記データアクセスが前記メモリ装置にストア
    されるデータを読取ることを含む、請求項２３に記載の
    方法。
  25. （２５）前記データアクセスが前記メモリ装置のデータ
    をストアすることを含む、請求項２３に記載の方法。
  26. （２６）さらに、ｊ）前記ＣＰＵポインタを増分して前
    記メモリ装置の次のメモリロケーションをポイントする
    ステップと、 ｋ）ステップ（ｃ）−（ｉ）を実行することによって前
    記次のメモリロケーションをアクセスするステップとを
    含む、請求項２３に記載の方法。
  27. （２７）前記データアクセスが前記メモリ装置にストア
    されるデータを読取ることを含む、請求項２６に記載の
    方法。
  28. （２８）前記データアクセスが前記メモリ装置にデータ
    をストアすることを含む、請求項２６に記載の方法。
  29. （２９）メモリロケーションの前記アドレスを前記メモ
    リ装置に送る前記ステップ（ｇ）が、前記ＣＰＵポイン
    タによって指定された前記アドレスの予め定められたビ
    ットの第１のセットと、その現行アクセスサイクルにお
    いて前記ＣＰＵによって指定された前記アドレスの予め
    定められたビットの第２のセットとを送ることを含む、
    請求項２３に記載の方法。
  30. （３０）前記データアクセスが前記メモリ装置にストア
    されるデータを読取ることを含む、請求項２９に記載の
    方法。
  31. （３１）前記データアクセスが前記メモリ装置にデータ
    をストアすることを含む、請求項２９に記載の方法。
  32. （３２）ＣＰＵがバッファバスの装置レジスタのデータ
    をアクセスすることを可能にする方法であって、 ａ）周辺コントローラアクセスサイクルを予め定められ
    たレジスタロケーションで開始するステップと、 ｂ）ＣＰＵアクセスサイクルを開始するステップと、 ｃ）バスアービタのリクエストを発生するステップと、 ｄ）前記ＣＰＵアクセスサイクルを長くするステップと
    、 ｅ）前記バスアービタが前記ＣＰＵアクセスサイクルが
    実行されるのを可能にするとき、ＣＰＵアドレスバスの
    部分によって表わされる値を前記装置レジスタのアドレ
    スに変換するステップと、ｆ）データを前記装置レジス
    タロケーションでアクセスするステップと、 ｇ）選択信号およびアクセス制御信号を活性化するステ
    ップと、 ｈ）前記ＣＰＵアクセスサイクルを終了するステップと
    を含む、方法。
  33. （３３）ホストアダプタレジスタが前記装置レジスタに
    写像される、請求項３２に記載の方法。
  34. （３４）前記データアクセスが前記ホストアダプタレジ
    スタにストアされるデータを読取ることを含む、請求項
    ３３に記載の方法。
  35. （３５）前記データアクセスが前記ホストアダプタレジ
    スタにデータをストアすることを含む、請求項３３に記
    載の方法。
  36. （３６）前記エラープロセッサレジスタが前記装置レジ
    スタに写像される、請求項３２に記載の方法。
  37. （３７）前記データアクセスが前記エラープロセッサレ
    ジスタにストアされるデータを読取ることを含む、請求
    項３６に記載の方法。
  38. （３８）前記データアクセスが前記エラープロセッサレ
    ジスタにデータをストアすることを含む、請求項３６に
    記載の方法。
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