JPH021160A - 半導体装置 - Google Patents
半導体装置Info
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- JPH021160A JPH021160A JP1031326A JP3132689A JPH021160A JP H021160 A JPH021160 A JP H021160A JP 1031326 A JP1031326 A JP 1031326A JP 3132689 A JP3132689 A JP 3132689A JP H021160 A JPH021160 A JP H021160A
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- JP
- Japan
- Prior art keywords
- region
- buried
- concentration
- well
- ion implantation
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、バイポーラトランジスタとＭＯＳ ）ランジ
スタの混載ＬＳＩ （大規模集積回路）を構成する半導
体装置て関する。
スタの混載ＬＳＩ （大規模集積回路）を構成する半導
体装置て関する。
（従来の技術）
従来は、バイポーラ素子とｃｙｏｓ素子を同一半導体基
板上に形成する際には、Ｐ型シリコン基板上に選択的に
埋込み炉領域を形成し、その後Ｐ型エピタキシャル層を
２．０〜５．０μｍ形成し、バイポーラトランジスタと
ＰＭＯ８）ランジスタを形成する領域にＮウェルを、Ｎ
ＭＯＳトランジスタ形成領域とバイポーラトランジスタ
の素子分離領域にＰウェルを、イオン注入法とリソグラ
フィー法を用いて選択的に不純物注入して形成し、１１
００℃以上の熱処理を用いてウェル拡散を行なってウェ
ルを形成し、その後ＭＯ８、バイポーラ素子を通常の方
法を用いて形成している。
板上に形成する際には、Ｐ型シリコン基板上に選択的に
埋込み炉領域を形成し、その後Ｐ型エピタキシャル層を
２．０〜５．０μｍ形成し、バイポーラトランジスタと
ＰＭＯ８）ランジスタを形成する領域にＮウェルを、Ｎ
ＭＯＳトランジスタ形成領域とバイポーラトランジスタ
の素子分離領域にＰウェルを、イオン注入法とリソグラ
フィー法を用いて選択的に不純物注入して形成し、１１
００℃以上の熱処理を用いてウェル拡散を行なってウェ
ルを形成し、その後ＭＯ８、バイポーラ素子を通常の方
法を用いて形成している。
第３図に従来技術により形成したバイポーラ、ＣＭＯＳ
混載ＬＳＩの断面構造を示し、第４図（ａ）にＮウェル
部の濃度プロファイル、第４図（ｂ）にＰウェル部の濃
度プロファイルを示す。第３図において６１はＰ凰基板
、６２は埋込みＮ＋領領域６３゜６７はＮウェル、６４
は素子分離領域、６５は埋込みＮ＋取シ出し電極、６６
はＰウェル、６８はゲート酸化膜、６９はゲート多結晶
シリコン、７Ｑは層間絶縁膜、７１はエミッタ多結晶シ
リコン、７２は耐エミッタ、７３は内部ペース、７４は
フィールドＰ−層、７７はＬＤＤ構造のＮ−領域、７８
は耐領域、７９はＰ領域、８０は外部ペース、８１はＬ
ＤＤ形成用側壁、８２は眉間絶縁膜、８３はＩｔ［極で
ある。
混載ＬＳＩの断面構造を示し、第４図（ａ）にＮウェル
部の濃度プロファイル、第４図（ｂ）にＰウェル部の濃
度プロファイルを示す。第３図において６１はＰ凰基板
、６２は埋込みＮ＋領領域６３゜６７はＮウェル、６４
は素子分離領域、６５は埋込みＮ＋取シ出し電極、６６
はＰウェル、６８はゲート酸化膜、６９はゲート多結晶
シリコン、７Ｑは層間絶縁膜、７１はエミッタ多結晶シ
リコン、７２は耐エミッタ、７３は内部ペース、７４は
フィールドＰ−層、７７はＬＤＤ構造のＮ−領域、７８
は耐領域、７９はＰ領域、８０は外部ペース、８１はＬ
ＤＤ形成用側壁、８２は眉間絶縁膜、８３はＩｔ［極で
ある。
（発明が解決しようとする課題）
上記従来技術を用いると、ＭＯＳが微細化されるに従い
、例えばＭＯＳのショートチャネル効果が生じるのを防
止するなめ、Ｎウェル６７の濃度が増加し、同じＮウェ
ル６３をバイポーラ素子に用いた場合、バイポーラ素子
のコレクタ濃度が増大することになる。パイＩ−ラ素子
のコレクタ濃度が増大すると、バイポーラ素子の基本性
能であるペース・コレクタ間の耐圧（Ｂｖｃｌｌｏ）と
アーリー電圧（ＶＡ、）が劣化する。
、例えばＭＯＳのショートチャネル効果が生じるのを防
止するなめ、Ｎウェル６７の濃度が増加し、同じＮウェ
ル６３をバイポーラ素子に用いた場合、バイポーラ素子
のコレクタ濃度が増大することになる。パイＩ−ラ素子
のコレクタ濃度が増大すると、バイポーラ素子の基本性
能であるペース・コレクタ間の耐圧（Ｂｖｃｌｌｏ）と
アーリー電圧（ＶＡ、）が劣化する。
又、従来技術では上記Ｐ型エピタキシャル層を用いる事
により、Ｎウェル６３，６７をＭＯＳ或いはバイポーラ
に必要な濃度プロファイルにするためにウェル拡散が必
要となるが、ウェル拡散を行うと、Ｎ’７エル６３と６
２０ノやンチスル一対策用として埋込みＰ＋領域８４を
形成したとしても、上方への拡散が激しく起こり、ＭＯ
Ｓの特性に影響を与える。即ち、埋込みＰ＋領域の濃度
には限界が生じる。
により、Ｎウェル６３，６７をＭＯＳ或いはバイポーラ
に必要な濃度プロファイルにするためにウェル拡散が必
要となるが、ウェル拡散を行うと、Ｎ’７エル６３と６
２０ノやンチスル一対策用として埋込みＰ＋領域８４を
形成したとしても、上方への拡散が激しく起こり、ＭＯ
Ｓの特性に影響を与える。即ち、埋込みＰ＋領域の濃度
には限界が生じる。
またウェル拡散を行なってコレクタを形成した場合には
、コレクタ濃度プロファイルが傾きをもつため、高電流
側でのバイポーラ特性が劣化しやすい。
、コレクタ濃度プロファイルが傾きをもつため、高電流
側でのバイポーラ特性が劣化しやすい。
本発明は、高性能のバイポーラトランジスタと高性能の
ＭＯＳ トランジスタを同時に混載し、かつソフトエラ
ー耐性に対しても強い半導体装置を実現する事を目的と
する。
ＭＯＳ トランジスタを同時に混載し、かつソフトエラ
ー耐性に対しても強い半導体装置を実現する事を目的と
する。
［発明の構成コ
（課題を解決するための手段と作用）
本発明は、バイポーラトランジスタとＭＯＳ ）ランジ
スタの混載ＬＳＩを構成する半導体装置において、前記
両トランジスタが各々形成されるＮウェルの濃度が互に
異なることを特徴とする。また本発明は、前記バイポー
ラトランジスタ形成のためのＮウェルを構成するエピタ
キシャル層中のＮ型不純物濃度を５×１０１５ＣｒｒＬ
−３〜２×１０１６ｃＩＩＬ−３の範囲に設定し、この
濃度のエピタキシャル層を前記バイポーラトランジスタ
のコレクタに使用したことを特徴とする。また本発明は
、前記バイポーラトランジスタに用いる埋込み耐領域の
ほかに、埋込みＰ＋領域をＰウェル領域の下部になるべ
き位置に形成したことを特徴としている。
スタの混載ＬＳＩを構成する半導体装置において、前記
両トランジスタが各々形成されるＮウェルの濃度が互に
異なることを特徴とする。また本発明は、前記バイポー
ラトランジスタ形成のためのＮウェルを構成するエピタ
キシャル層中のＮ型不純物濃度を５×１０１５ＣｒｒＬ
−３〜２×１０１６ｃＩＩＬ−３の範囲に設定し、この
濃度のエピタキシャル層を前記バイポーラトランジスタ
のコレクタに使用したことを特徴とする。また本発明は
、前記バイポーラトランジスタに用いる埋込み耐領域の
ほかに、埋込みＰ＋領域をＰウェル領域の下部になるべ
き位置に形成したことを特徴としている。
このようにして、高性能なＭＯＳ ）ランジスタとバイ
ポーラトランジスタを同時に実現できる。
ポーラトランジスタを同時に実現できる。
（実施例）
以下図面を参照して本発明の詳細な説明する。ｔｇ１図
Ｃ＆）ないし第１図（Ｊ）は本発明の半導体装置を得る
方法を工程順に示す断面図である。
Ｃ＆）ないし第１図（Ｊ）は本発明の半導体装置を得る
方法を工程順に示す断面図である。
まず、Ｐ型で（Ｚｏｏ）結晶面のシリコン半導体基板ｌ
ｏ上て絶縁膜１１を堆積し、写真蝕刻法により埋め込み
コレクタ領域の形成予定位置及びＰＭＯ８素子の形成予
定位置のみの絶縁膜１１を選択的に除去して開口部１２
を形成する。続いてこの開口部１２からｓｂ （アンチ
モン）の気相あるいは固相拡散もしくはＡｓ（ヒ素）ま
たはＳｂのイオン注入により！型の埋め込みコレクタ層
（及びＮウェルを深くする／１ｌ）１３を形成する（第
１図（ａ））。
ｏ上て絶縁膜１１を堆積し、写真蝕刻法により埋め込み
コレクタ領域の形成予定位置及びＰＭＯ８素子の形成予
定位置のみの絶縁膜１１を選択的に除去して開口部１２
を形成する。続いてこの開口部１２からｓｂ （アンチ
モン）の気相あるいは固相拡散もしくはＡｓ（ヒ素）ま
たはＳｂのイオン注入により！型の埋め込みコレクタ層
（及びＮウェルを深くする／１ｌ）１３を形成する（第
１図（ａ））。
次に、上記絶縁膜１１を全面除去した後、ウェハー全面
にＢ＋を加速電圧１００ ｋｅＶ、ドーズ量６×１０１
２ｃｆＬ綬イオン注入する。これによシパンチスルー防
止用の第１の低濃度埋め込みＰ領域９を形成する。次に
写真蝕刻法を用いてメモリーセルアレー形成予定位置に
のみ例えばＢを加速電圧１０ｏ ｋｅＶ、ドーズ量３×
１０ 儂 でイオン注入する。これによシ第２の高濃度
埋め込みＰ領域８が形成される（第１図（ｂ））。上記
第１〜第２の埋め込みＰ領域８，９の形成前に５０′ｉ
以上の酸化膜を基板全面に形成し、イオン注入の際の汚
染を防ぐようにしてもよい。又、イオン注入後、この注
入江よる基板ダメージを″回復しかつ注入不純物の活性
化を行うため、８５０℃以上の熱処理を施してもよい。
にＢ＋を加速電圧１００ ｋｅＶ、ドーズ量６×１０１
２ｃｆＬ綬イオン注入する。これによシパンチスルー防
止用の第１の低濃度埋め込みＰ領域９を形成する。次に
写真蝕刻法を用いてメモリーセルアレー形成予定位置に
のみ例えばＢを加速電圧１０ｏ ｋｅＶ、ドーズ量３×
１０ 儂 でイオン注入する。これによシ第２の高濃度
埋め込みＰ領域８が形成される（第１図（ｂ））。上記
第１〜第２の埋め込みＰ領域８，９の形成前に５０′ｉ
以上の酸化膜を基板全面に形成し、イオン注入の際の汚
染を防ぐようにしてもよい。又、イオン注入後、この注
入江よる基板ダメージを″回復しかつ注入不純物の活性
化を行うため、８５０℃以上の熱処理を施してもよい。
さらに全面に注入する第１の埋め込みＰ領域は選択的に
注入形成してもよい。また＠２の埋め込みＰ領域８は、
埋め込み耐領域１３から２μｍ以上離れるよう注入して
もよい。これはＮ＋領域１３からの不純物しみ出しを考
慮してのものである。この後エピタキシャル成長法によ
シ基板１０上に不純物としてＰ（リン）を１×１０１６
／ｃＩｒＬ３程度含むＮ型エピタキシャル層１４を形成
する。
注入形成してもよい。また＠２の埋め込みＰ領域８は、
埋め込み耐領域１３から２μｍ以上離れるよう注入して
もよい。これはＮ＋領域１３からの不純物しみ出しを考
慮してのものである。この後エピタキシャル成長法によ
シ基板１０上に不純物としてＰ（リン）を１×１０１６
／ｃＩｒＬ３程度含むＮ型エピタキシャル層１４を形成
する。
このときの成長温度は例えば１１３０℃であシ、層１４
の厚みは１．２μｍである（第１図（Ｃ））。
の厚みは１．２μｍである（第１図（Ｃ））。
次に、写真蝕刻法を用いてイオン注入用のマスク（図示
せず）を形成し、このマスクを用いて上記Ｎ型エピタキ
シャ〃層Ｉ４のＰＭＯ８形成領域或いはＰＭＯ８、ＮＰ
ＮパイＩ−ラ素子領域両者ＫＰイオンを１６０ ｋｅＶ
の加速エネルギー ５×１０１２／ｃ７ｒＬ２のｒ−ズ
量でイオン注入することによりＮウェル領域１５を選択
的に形成し、続いて別なイオン注入用のマスクを用いて
Ｂイオンを１００ ｋｅＶの加速エネルギー ６×１０
ｃｒｒＬ のドーズ量でイオン注入スルことによりＰ
ウェル領域１６を選択的に形成する（第１図（ｄ））。
せず）を形成し、このマスクを用いて上記Ｎ型エピタキ
シャ〃層Ｉ４のＰＭＯ８形成領域或いはＰＭＯ８、ＮＰ
ＮパイＩ−ラ素子領域両者ＫＰイオンを１６０ ｋｅＶ
の加速エネルギー ５×１０１２／ｃ７ｒＬ２のｒ−ズ
量でイオン注入することによりＮウェル領域１５を選択
的に形成し、続いて別なイオン注入用のマスクを用いて
Ｂイオンを１００ ｋｅＶの加速エネルギー ６×１０
ｃｒｒＬ のドーズ量でイオン注入スルことによりＰ
ウェル領域１６を選択的に形成する（第１図（ｄ））。
なお、この工程では始めにＰウェル領域１６を、次にＮ
ウェル領域１５を形成するようにしてもよい。
ウェル領域１５を形成するようにしてもよい。
続いて、ＭＯＳ ）ランジスタどうし及びＭＯＳ ）ラ
ンノスタとバイポーラトランジスタとを分離するための
フィールド酸化膜１２を選択酸化法により形成する。こ
のフィールド酸化膜１２の膜厚は６ｏｏｏ１程度である
。なお、このフィールド酸化膜１７の形成に先立ち、フ
ィールド反転防止用のイオン注入領域１８を自己整合的
に形成する。続いて全面に膜厚が１５０λ程度のグミ−
／３’−）酸化膜１９を熱酸化法により形成する。この
後、上記ダミーダ−ト酸化膜１９を通して上記Ｎウェル
領域１５、Ｐウェル領域１６それぞれの表面にＰチャネ
ルＭＯ８トランジスタ、ＮチャネルＭＯ８トランジスタ
の閾値合わせ込み用及びパンチスルー防止用のチャネル
イオン注入領域２０．２１を形成する。上記Ｎウェル領
域Ｉ５側のチャネルイオン注入領域２０は、Ｂイオン’
ｔ ２０ ｋｅＶの加速エネルギー ３Ｘ１０１２／ｃ
ｒｒＬ２のドーズ量のイオン注入、Ｐイオンを２４０
ｋｓＶの加速エネルギー ２Ｘ１０１２／ｃＴＬ２のド
ーズ量のイオン注入からなる２回のイオン注入によシ形
成する。Ｐウェル領域１６側のチャネルイオン注入領域
２１は、Ｂイオンを２０ ｋｅＶの加速エネルギー ４
Ｘ １０”／ｃｒｎ２のドーズ量でイオン注入するこ
とによシ形成する。さらに、上記Ｎ型工ぜタキシャル層
１４にＰイオンを３２０ ｋ＠Ｖの加速エネルギー １
ｘ １０”／ｃＩｎ２のドーズ量でイオン注入するこ
とによシ、上記埋め込みコレクタ層１３に接続されたデ
ィープ（Ｄｅｅｐ）Ｎ＋型イオン注入領域２２を形成す
る（第１図（ｅ））。
ンノスタとバイポーラトランジスタとを分離するための
フィールド酸化膜１２を選択酸化法により形成する。こ
のフィールド酸化膜１２の膜厚は６ｏｏｏ１程度である
。なお、このフィールド酸化膜１７の形成に先立ち、フ
ィールド反転防止用のイオン注入領域１８を自己整合的
に形成する。続いて全面に膜厚が１５０λ程度のグミ−
／３’−）酸化膜１９を熱酸化法により形成する。この
後、上記ダミーダ−ト酸化膜１９を通して上記Ｎウェル
領域１５、Ｐウェル領域１６それぞれの表面にＰチャネ
ルＭＯ８トランジスタ、ＮチャネルＭＯ８トランジスタ
の閾値合わせ込み用及びパンチスルー防止用のチャネル
イオン注入領域２０．２１を形成する。上記Ｎウェル領
域Ｉ５側のチャネルイオン注入領域２０は、Ｂイオン’
ｔ ２０ ｋｅＶの加速エネルギー ３Ｘ１０１２／ｃ
ｒｒＬ２のドーズ量のイオン注入、Ｐイオンを２４０
ｋｓＶの加速エネルギー ２Ｘ１０１２／ｃＴＬ２のド
ーズ量のイオン注入からなる２回のイオン注入によシ形
成する。Ｐウェル領域１６側のチャネルイオン注入領域
２１は、Ｂイオンを２０ ｋｅＶの加速エネルギー ４
Ｘ １０”／ｃｒｎ２のドーズ量でイオン注入するこ
とによシ形成する。さらに、上記Ｎ型工ぜタキシャル層
１４にＰイオンを３２０ ｋ＠Ｖの加速エネルギー １
ｘ １０”／ｃＩｎ２のドーズ量でイオン注入するこ
とによシ、上記埋め込みコレクタ層１３に接続されたデ
ィープ（Ｄｅｅｐ）Ｎ＋型イオン注入領域２２を形成す
る（第１図（ｅ））。
次に、上記ダミーダート酸化膜１９を全面剥離した後、
酸化法によシ表面に１５０１租度の厚みの？−）酸化膜
２３を形成する。さらにその上にＣＶＤ法（化学的気相
成長法）Ｋより多結晶シリコン層２４を所定の厚みに堆
積する。続いて、Ｐ拡散にようこの多結晶シリコン層２
４に不純物を導入して低抵抗化する（＠１図（ｆ））。
酸化法によシ表面に１５０１租度の厚みの？−）酸化膜
２３を形成する。さらにその上にＣＶＤ法（化学的気相
成長法）Ｋより多結晶シリコン層２４を所定の厚みに堆
積する。続いて、Ｐ拡散にようこの多結晶シリコン層２
４に不純物を導入して低抵抗化する（＠１図（ｆ））。
次に、写真蝕刻法を用いて上記多結晶シリコン層２４及
びｆ−）酸化膜２３をノ々ターニングし、ＭＯＳ トラ
ンジスタのデート電極をＮウェル領域１５上及びＰウェ
ル領域１６上にそれぞれ残す。
びｆ−）酸化膜２３をノ々ターニングし、ＭＯＳ トラ
ンジスタのデート電極をＮウェル領域１５上及びＰウェ
ル領域１６上にそれぞれ残す。
続いて９００度、０□雰囲気中で３０分酸化を行ない、
後酸化膜５０を形成する。続いて写真蝕刻法によるマス
クと前記フィールド酸化膜１７と上記？−）電極をマス
クにしてＢＦ２ イオンを５０に＠Ｖの加速エネルギ
ー ５ Ｘ １０ ７ｃｍのドーズ量でイオン注入を行
ない、Ｎウェル領域１５の表面にＰ＋聾のソース領域２
５及びドレイン領域２６を形成する。このとき、同時に
前記埋め込みコレクタ層１３上のＮ型エピタキシャル層
１４にもイオン注入を行なって、バイポーラトランジス
タの外部ペース領域２７を・形成する。次に、写真蝕刻
法によるマスクと前記フィールド酸化Ｍ１７と上記ｙ
−ト電極をマスクにＰ＋イオンを６０ ｋｅＶの加速エ
ネルギー ４Ｘ１０１３／ｃｒｎ２のドーズ量でイオン
注入を行ない、Ｐウェル領域１６０表面にＮ−型のソー
ス領域２８及びドレイン領域２９を形成する（第１図（
ｇ））。
後酸化膜５０を形成する。続いて写真蝕刻法によるマス
クと前記フィールド酸化膜１７と上記？−）電極をマス
クにしてＢＦ２ イオンを５０に＠Ｖの加速エネルギ
ー ５ Ｘ １０ ７ｃｍのドーズ量でイオン注入を行
ない、Ｎウェル領域１５の表面にＰ＋聾のソース領域２
５及びドレイン領域２６を形成する。このとき、同時に
前記埋め込みコレクタ層１３上のＮ型エピタキシャル層
１４にもイオン注入を行なって、バイポーラトランジス
タの外部ペース領域２７を・形成する。次に、写真蝕刻
法によるマスクと前記フィールド酸化Ｍ１７と上記ｙ
−ト電極をマスクにＰ＋イオンを６０ ｋｅＶの加速エ
ネルギー ４Ｘ１０１３／ｃｒｎ２のドーズ量でイオン
注入を行ない、Ｐウェル領域１６０表面にＮ−型のソー
ス領域２８及びドレイン領域２９を形成する（第１図（
ｇ））。
次に、全面ニＣｖＤ−８ＩＯ２膜３０をｚｏｏｏｌｏ厚
みに堆積し、続いてＲＩＥ （反応性イオンエツチング
法）等の異方性エツチング技術によシこのＣＶＤ−５ｔ
ｏ□膜３０ ｆ ！−ッｆ ：’グして、ＣＶＤ −Ｓ
ｉｏ□膜３０を前記ダート電極の側面にのみ残す。そ
して、上記Ｐウェル領域１６のみが露出するような図示
しないマスクを形成し九後、Ａ＠イオンを５０ ｋｅＶ
の加速エネルギー ５ Ｘ １０ ／ｃｔｎ のド
ーズ量でイオン注入を行なって、Ｐウェル領域１６０表
面にＰ型のソース領域３１及びドレイン領域３２を形成
する。すなわち、このＰウェル領域１５にはいわゆるＬ
ＤＤ ｐ造のＮチャネルＭＯ３）ランジスタが形成され
ることになる。続いて９００℃、０□雰囲気中で３０分
間の酸化を行なうことにより後酸化膜３３を形成する。
みに堆積し、続いてＲＩＥ （反応性イオンエツチング
法）等の異方性エツチング技術によシこのＣＶＤ−５ｔ
ｏ□膜３０ ｆ ！−ッｆ ：’グして、ＣＶＤ −Ｓ
ｉｏ□膜３０を前記ダート電極の側面にのみ残す。そ
して、上記Ｐウェル領域１６のみが露出するような図示
しないマスクを形成し九後、Ａ＠イオンを５０ ｋｅＶ
の加速エネルギー ５ Ｘ １０ ／ｃｔｎ のド
ーズ量でイオン注入を行なって、Ｐウェル領域１６０表
面にＰ型のソース領域３１及びドレイン領域３２を形成
する。すなわち、このＰウェル領域１５にはいわゆるＬ
ＤＤ ｐ造のＮチャネルＭＯ３）ランジスタが形成され
ることになる。続いて９００℃、０□雰囲気中で３０分
間の酸化を行なうことにより後酸化膜３３を形成する。
さらに続いてフォトレジスト等によりＰウェル領域１５
及びＮウェル領域１６の表面を覆りた後、 ＢＦ２＋イ
オンを３０ ｋｅＶの加速エネルギー ５×１０１３／
ｃｒｒＬ２のドーズ量でイオン注入を行ない、前記埋め
込みコレクタ層Ｉ３上のＮ型エピタキシャル層１４にＰ
型の内部ペース領域３４を形成する（第１図（ｈ））。
及びＮウェル領域１６の表面を覆りた後、 ＢＦ２＋イ
オンを３０ ｋｅＶの加速エネルギー ５×１０１３／
ｃｒｒＬ２のドーズ量でイオン注入を行ない、前記埋め
込みコレクタ層Ｉ３上のＮ型エピタキシャル層１４にＰ
型の内部ペース領域３４を形成する（第１図（ｈ））。
次に、全面に眉間絶縁膜としての（至）−８ｉ０２膜３
５を２０００えの厚みに堆積し、続いてこのＣＶＤ−５
ｉｏ□膜３５に対し、前記内部ペース領域３４の表面に
通じるコンタクトホール３６及び前記ＮｆヤネルＭＯ８
）ランジスタ側のＮ＋型ドレイン領域３２の表面に通じ
るコンタクトホール３７をそれぞれ開口する。この後、
多結晶シリコン層を２０００えの厚さに堆積し、さらに
・皆ターニングを行なってエミッタ電極と高抵抗素子と
すべき位置にのみ多結晶シリコン層３８．３９として残
す。次に上記多結晶シリコン層３９の一部分を２オドレ
ジスト等のマスク４０で覆った後、上記多結晶シリコン
層３１１．３９に対してＡ８イオンを５０ ｋｅＶの加
速エネルギー ５ｘｘｏ／ｃｍのト０−ズ量でイオン注
入を行がい、前記内部ペース領域３３内にＮ型のエミッ
タ領域４１を形成すると同時に多結晶シリコンＲ３８を
低抵抗化してバイポーラトランジスタのエミッタ電極を
形成する。また同時に、多結晶シリコン層３９を一部除
いて低抵抗化してＮチャネルＭＯ８トランジスタのドレ
イン配線と高抵抗素子４２を形成する（第１図（１））
。また、このイオン注入工程の後に、９５０℃ないし１
１００℃の温度で５秒間ないし１分間熱処理を行なうい
わゆるラビット９アニールを行なうことにより、さらに
良好なコンタクト特性を得ることができる。
５を２０００えの厚みに堆積し、続いてこのＣＶＤ−５
ｉｏ□膜３５に対し、前記内部ペース領域３４の表面に
通じるコンタクトホール３６及び前記ＮｆヤネルＭＯ８
）ランジスタ側のＮ＋型ドレイン領域３２の表面に通じ
るコンタクトホール３７をそれぞれ開口する。この後、
多結晶シリコン層を２０００えの厚さに堆積し、さらに
・皆ターニングを行なってエミッタ電極と高抵抗素子と
すべき位置にのみ多結晶シリコン層３８．３９として残
す。次に上記多結晶シリコン層３９の一部分を２オドレ
ジスト等のマスク４０で覆った後、上記多結晶シリコン
層３１１．３９に対してＡ８イオンを５０ ｋｅＶの加
速エネルギー ５ｘｘｏ／ｃｍのト０−ズ量でイオン注
入を行がい、前記内部ペース領域３３内にＮ型のエミッ
タ領域４１を形成すると同時に多結晶シリコンＲ３８を
低抵抗化してバイポーラトランジスタのエミッタ電極を
形成する。また同時に、多結晶シリコン層３９を一部除
いて低抵抗化してＮチャネルＭＯ８トランジスタのドレ
イン配線と高抵抗素子４２を形成する（第１図（１））
。また、このイオン注入工程の後に、９５０℃ないし１
１００℃の温度で５秒間ないし１分間熱処理を行なうい
わゆるラビット９アニールを行なうことにより、さらに
良好なコンタクト特性を得ることができる。
続いて、全面Ｋ ＣＶＤ −８１０２膜とＢＰＳＧ膜と
からなる層面絶縁膜４３を堆積して表面の平坦化を行な
った後、この眉間絶縁膜４３に対して前記エミッタ電標
としての多結晶シリコン層３８の表面に通じるコンタク
トホール４４及び前記Ｐレイン配線としての多結晶シリ
コン層３９０表面に通じるコンタクトホール４５をそれ
ぞれ開口すると共て、眉間絶縁膜イ３及びその下部のＣ
ＶＤ −５１０２膜３５に対してＰチャネルＭＯ８）ラ
ンジスタのソース領域２５の表面に通じるコンタクトホ
ール４６を開口する。次に全面に配線用のアルミニウム
を真空蒸着法等により堆積し、さらにこれをパターニン
グしてアルミニウム配線４７．４８．４９を形成するこ
とに完成する（第１図（ｊ））。
からなる層面絶縁膜４３を堆積して表面の平坦化を行な
った後、この眉間絶縁膜４３に対して前記エミッタ電標
としての多結晶シリコン層３８の表面に通じるコンタク
トホール４４及び前記Ｐレイン配線としての多結晶シリ
コン層３９０表面に通じるコンタクトホール４５をそれ
ぞれ開口すると共て、眉間絶縁膜イ３及びその下部のＣ
ＶＤ −５１０２膜３５に対してＰチャネルＭＯ８）ラ
ンジスタのソース領域２５の表面に通じるコンタクトホ
ール４６を開口する。次に全面に配線用のアルミニウム
を真空蒸着法等により堆積し、さらにこれをパターニン
グしてアルミニウム配線４７．４８．４９を形成するこ
とに完成する（第１図（ｊ））。
なお、このようにして製造された半導体装置において、
多結晶シリコン層３９の一部によって高抵抗素子４２が
構成されており、この高抵抗素子４２はスタティック型
メモリセルの負荷抵抗として使用される。
多結晶シリコン層３９の一部によって高抵抗素子４２が
構成されており、この高抵抗素子４２はスタティック型
メモリセルの負荷抵抗として使用される。
第２図（、）にＰＭＯ８トランジスタ用Ｎウェル１５付
近の不純物濃度分布を、第２図（ｂ）にメモリーセル用
Ｐウェル１６付近の濃度分布を、第２図（ｃ）にパイ？
−ラトランジスタ部のＮウェル１４付近の濃度分布を、
第２図（ｄ）に周辺回路のＰウェル付近の濃度分布を示
す。
近の不純物濃度分布を、第２図（ｂ）にメモリーセル用
Ｐウェル１６付近の濃度分布を、第２図（ｃ）にパイ？
−ラトランジスタ部のＮウェル１４付近の濃度分布を、
第２図（ｄ）に周辺回路のＰウェル付近の濃度分布を示
す。
上記本発−の実施例による利点は次の如くである。
即ち従来技術では０．８μ以下のｅ−）長を持つバイポ
ーラ・０ＭＯ８構造では、バイポーラ素子のｈｆｅ（Ｔ
！ｒ、流増嘔率）＝１００のとき、ＢｖＣ！１０ （”
レツタ、ペース間耐圧）、 ＝＝ １５ Ｖ ＋ Ｂｖ
ｃＩｏ （エミッタ、コレクタ間耐圧） ＝ Ｓ Ｖ
ｌ ｖＡＦ （アーリー電圧）＝１０Ｖ、ＩＣ（コレク
タ電流）＝１０ｍＡの時ｆＴ（Ｕ！断局周波数 ＝ Ｉ
Ｇｌ’ｈ Ｌか達成できない。
ーラ・０ＭＯ８構造では、バイポーラ素子のｈｆｅ（Ｔ
！ｒ、流増嘔率）＝１００のとき、ＢｖＣ！１０ （”
レツタ、ペース間耐圧）、 ＝＝ １５ Ｖ ＋ Ｂｖ
ｃＩｏ （エミッタ、コレクタ間耐圧） ＝ Ｓ Ｖ
ｌ ｖＡＦ （アーリー電圧）＝１０Ｖ、ＩＣ（コレク
タ電流）＝１０ｍＡの時ｆＴ（Ｕ！断局周波数 ＝ Ｉ
Ｇｌ’ｈ Ｌか達成できない。
これはコレクタ層６３の濃度が高く、また濃度プロファ
イルに傾きが生じる等の理由による。しかし上記本発明
により、同じ＜ ｈ、。＝１００のとき、ＢＶ 〜
４１ Ｖ 、 ＢＶＣＩＯ” １３ Ｖ ＊ ｖｌｒ
−５１Ｖ＊ＢＯ ！。＝１０ｍＡの時ｆＴ＝３ＧＨ２が達成できる。これ
はコレクタ層１４がエピタキシャル層の１まで濃度が低
く、また濃度プロファイルの傾きがない等の理由【よる
。またＭＯＳ トランジスタを構成するウェル１５及び
１６はイオン注入で形成され、その後の熱処理が低温か
つ短時間でウェル拡散を生じないようにしているから、
高性能のＭＯＳ ）ランジスタが得られる。また埋込み
２層８の濃度を高くできるから、メモリＬＳＩのように
ソフトエラーがきびしいデバイスを形成する際、ソフト
エラー耐性の強いデバイスを実現できる。
イルに傾きが生じる等の理由による。しかし上記本発明
により、同じ＜ ｈ、。＝１００のとき、ＢＶ 〜
４１ Ｖ 、 ＢＶＣＩＯ” １３ Ｖ ＊ ｖｌｒ
−５１Ｖ＊ＢＯ ！。＝１０ｍＡの時ｆＴ＝３ＧＨ２が達成できる。これ
はコレクタ層１４がエピタキシャル層の１まで濃度が低
く、また濃度プロファイルの傾きがない等の理由【よる
。またＭＯＳ トランジスタを構成するウェル１５及び
１６はイオン注入で形成され、その後の熱処理が低温か
つ短時間でウェル拡散を生じないようにしているから、
高性能のＭＯＳ ）ランジスタが得られる。また埋込み
２層８の濃度を高くできるから、メモリＬＳＩのように
ソフトエラーがきびしいデバイスを形成する際、ソフト
エラー耐性の強いデバイスを実現できる。
なお本発明は実施例のみに限られず、種々の応用が可能
である。例えば実施例ではＮチャネルＭＯ８素子をＬＤ
Ｄ構造としたが、それぞれ素子のサイズにより、ＭＯ８
素子については最適な構造を用いればよい。また、ＬＤ
Ｄ構造に用いる側壁はＰｏ１ｙａｌを用いてもよい。ま
た、ＰｅｈのＰ イオン注入はＮｅｈのＮ＋イオン注入
の後でもよい。また本発明のＬＳＩが構成されるエピタ
キシャル層ｚ４の厚みは１．５１１ｍ以下で、このエピ
タキシャル層中のＮ型不純物濃度は５ Ｘ １０１５〜
２×１０１６ｃｒＩＬ−３の範囲が適当である。また本
発明では、低濃度側埋め込みＰ領域９の濃度はＩ Ｘ−
１０” 〜７ Ｘ １０”ｃＩｒＬ’の範囲であり、高
濃度側埋め込みＰ領域８の濃度は８ Ｘ １０”ｃｍ−
’〜Ｉ Ｘ １０１１０ｌ８’の範囲が適当である。
である。例えば実施例ではＮチャネルＭＯ８素子をＬＤ
Ｄ構造としたが、それぞれ素子のサイズにより、ＭＯ８
素子については最適な構造を用いればよい。また、ＬＤ
Ｄ構造に用いる側壁はＰｏ１ｙａｌを用いてもよい。ま
た、ＰｅｈのＰ イオン注入はＮｅｈのＮ＋イオン注入
の後でもよい。また本発明のＬＳＩが構成されるエピタ
キシャル層ｚ４の厚みは１．５１１ｍ以下で、このエピ
タキシャル層中のＮ型不純物濃度は５ Ｘ １０１５〜
２×１０１６ｃｒＩＬ−３の範囲が適当である。また本
発明では、低濃度側埋め込みＰ領域９の濃度はＩ Ｘ−
１０” 〜７ Ｘ １０”ｃＩｒＬ’の範囲であり、高
濃度側埋め込みＰ領域８の濃度は８ Ｘ １０”ｃｍ−
’〜Ｉ Ｘ １０１１０ｌ８’の範囲が適当である。
また本発明では、高濃度埋め込みＰ領域８を形成する際
、埋め込みＮ＋領域１３から２μｍ以上離して不純物注
入を行なうことが適当である。
、埋め込みＮ＋領域１３から２μｍ以上離して不純物注
入を行なうことが適当である。
［発明の効果コ
以上説明した如く本発明【よれば、高性能のバイポーラ
トランジスタと高性能のＭＯＳ ）ランジスタを混載し
、かつソフトエラー耐性の強い半導体装置が得られるも
のである。
トランジスタと高性能のＭＯＳ ）ランジスタを混載し
、かつソフトエラー耐性の強い半導体装置が得られるも
のである。
【図面の簡単な説明】
第１図は本発明の一実施例を示す工程図、第２図は同工
程で得られた装置の濃度分布図、第３図は従来装置の断
面図、第４図は同装置の濃度分布図である。 ８・・・高濃度埋め込みＰ領域、９・・・低濃度埋め込
みＰ領域、１０・・・シリコン半導体基板、１１・・・
絶縁膜、１２・・・開口部、１３・・・埋め込みコレク
タ層°、１４・・・Ｎｕエピタキシャル層、１５・・・
Ｎウェル領域、１６・・・Ｐウェル領域、１７・・・フ
ィールド酸化膜、１８・・・イオン注入領域、〜９・・
・ダミー？−）酸化膜、２０．２１・・・チャネルイオ
ン注入領域、２２・・・１型イオン注入領域、２３・・
ｌ”−）酸化膜、２４・・・多結晶シリコン層、２５・
・・Ｐ＋型のソース領域、２６・・・Ｐ型のｒレイン領
域、２７・・・外部ベース領域、２８・・・Ｐ型のソー
ス領域、２９・・・Ｎ−型のソース領域、３０・・・Ｃ
ＶＤ −ＳＩＯ□膜、３１・・・１型のソース領域、３
２・・・Ｎ＋型のト０レイン領域、３３・・・後酸化膜
、３４・・・内部ベース領域、３５・・・ＣＶＤ −５
１０２膜、３６，３７，４４，４５，４６・・・コンタ
クトホール、３８．３９・・・多結晶シリコン層、４０
・・・マスク、４ノ・・・エミッタ領域、４２・・・高
抵抗素子、４３・・・層間絶縁膜、４７ 、４８ 。 ４９・・・アルミニウム配線、５０・・・後酸化膜。 出原人代理人 弁理土鈴江武彦
程で得られた装置の濃度分布図、第３図は従来装置の断
面図、第４図は同装置の濃度分布図である。 ８・・・高濃度埋め込みＰ領域、９・・・低濃度埋め込
みＰ領域、１０・・・シリコン半導体基板、１１・・・
絶縁膜、１２・・・開口部、１３・・・埋め込みコレク
タ層°、１４・・・Ｎｕエピタキシャル層、１５・・・
Ｎウェル領域、１６・・・Ｐウェル領域、１７・・・フ
ィールド酸化膜、１８・・・イオン注入領域、〜９・・
・ダミー？−）酸化膜、２０．２１・・・チャネルイオ
ン注入領域、２２・・・１型イオン注入領域、２３・・
ｌ”−）酸化膜、２４・・・多結晶シリコン層、２５・
・・Ｐ＋型のソース領域、２６・・・Ｐ型のｒレイン領
域、２７・・・外部ベース領域、２８・・・Ｐ型のソー
ス領域、２９・・・Ｎ−型のソース領域、３０・・・Ｃ
ＶＤ −ＳＩＯ□膜、３１・・・１型のソース領域、３
２・・・Ｎ＋型のト０レイン領域、３３・・・後酸化膜
、３４・・・内部ベース領域、３５・・・ＣＶＤ −５
１０２膜、３６，３７，４４，４５，４６・・・コンタ
クトホール、３８．３９・・・多結晶シリコン層、４０
・・・マスク、４ノ・・・エミッタ領域、４２・・・高
抵抗素子、４３・・・層間絶縁膜、４７ 、４８ 。 ４９・・・アルミニウム配線、５０・・・後酸化膜。 出原人代理人 弁理土鈴江武彦
Claims (3)
- （１）バイポーラトランジスタとＭＯＳトランジスタの
混載ＬＳＩを構成する半導体装置において、前記両トラ
ンジスタが各々形成されるＮウェルの濃度が互に異なる
ことを特徴とする半導体装置。 - （２）前記バイポーラトランジスタ形成のためのＮウェ
ルを構成するエピタキシャル層中のＮ型不純物濃度を５
×１０＾１＾５ｃｍ＾−＾３〜２×１０＾１＾６ｃｍ＾
−＾３の範囲に設定し、この濃度のエピタキシャル層を
前記バイポーラトランジスタのコレクタに使用したこと
を特徴とする請求項１に記載の半導体装置。 - （３）前記バイポーラトランジスタに用いる埋込みＮ＾
＋領域のほかに、埋込みＰ＾＋領域をＰウェル領域の下
部になるべき位置に形成したことを特徴とする請求項１
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031326A JP2937338B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031326A JP2937338B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63104861A Division JP2889246B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021160A true JPH021160A (ja) | 1990-01-05 |
| JP2937338B2 JP2937338B2 (ja) | 1999-08-23 |
Family
ID=12328140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031326A Expired - Fee Related JP2937338B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2937338B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471085A (en) * | 1993-10-04 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with polycrystalline silicon emitter conductive layer |
| JP2002222867A (ja) * | 2001-01-23 | 2002-08-09 | Fuji Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165368A (ja) * | 1982-03-26 | 1983-09-30 | Hitachi Ltd | 半導体装置の製造法 |
| JPS60120552A (ja) * | 1983-12-05 | 1985-06-28 | Hitachi Ltd | バイポ−ラｃｍｉｓデバイスならびにその製造方法 |
| JPS61292355A (ja) * | 1985-06-19 | 1986-12-23 | Fuji Electric Co Ltd | 半導体集積回路 |
| JPS6376470A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63232456A (ja) * | 1987-03-20 | 1988-09-28 | Nec Corp | 半導体装置 |
-
1989
- 1989-02-10 JP JP1031326A patent/JP2937338B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165368A (ja) * | 1982-03-26 | 1983-09-30 | Hitachi Ltd | 半導体装置の製造法 |
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| US5471085A (en) * | 1993-10-04 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with polycrystalline silicon emitter conductive layer |
| JP2002222867A (ja) * | 2001-01-23 | 2002-08-09 | Fuji Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2937338B2 (ja) | 1999-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |