JPH02119306A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタルフィルタに関する。

ディジタル化されたアナログ信号（ビデオ信号等）をそ
のサンプル周期ごとに複数回遅延して複数個の遅延信号
を作り、これらの遅延信号の夫々に係数を掛けてから加
算して、帯域分離、帯域制限等の処理を施したディジタ
ル信号を得るようにしたディジタルフィルタが知られて
いる。このようなディジタルフィルタに、原アナログ信
号のすンブル周期（標本化周期）を％　％　’Ａ−−−
−−・−にした情報と同等なディジタル化信号を得る機
能を付加し、間引きフィルタを構成することがある。

本発明は、間引き率を１、ｚ、Ａのように切換え得る間
引きフィルタを構成したときに、その積和演算回路を掻
力簡素化することを目的とするものである。

以下、従来技術を参照しながら本発明の実施例について
説明する。

第１図は従来から周知の４タツプ形デイジタルフイルタ
の回路図である。第１図で、人力ディジタル信号Ｘ、は
シフトレジスタ等の遅延素子（１１）〜（１−３）によ
って順次遅延される。遅延時間ＺＴは１標本化周期であ
る。各遅延素子（１−１）〜（１−３）の出力は掛算器
（２−１）〜（２−４）に与えられ、係数ａ０〜ａ、が
掛けられてから樹形の加算器（３−１）（３−２）、４
でもって一つに加え合わされる。加算出力は原アナログ
信号の周波数軸に対して所定の処理を施したディジタル
信号ｙ、である。ｙ８は次式〇ように表わされる。

上式でｊは遅延量を示し、例えばｊ＝１の場合１標本化
周期の遅延で、ｘ、−１はＸｉより１標本化周期前の情
報を表している。

帯域を０．２５　（正規化周波数）に制限する第１図の
ディジタルフィルタと同一のフィルタ特性を有する２間
引きフィルタを構成するには、出力を２クロツクに１回
出せばよい。または第２図のように掛算器（２−１）　
　（２−２）及び（２−３）（２−４）の出力側に切換
スイッチ（５−１＞（５−２）を設け、シフトクロック
が２個与えられる度に１回スイッチ（５−１）（５−２
）を切換えて積和計算を行い、２クロツクに１回出力し
てもよい。この場合、係数３６　、ａ２の掛算と係数ａ
。

ａｌｌの掛算とが時間的に交互に行われるから、前者の
演算結果をレジスタ（６−１）（６−２）の夫々に蓄え
て後者の演算結果が得られたときに加え合わされるよう
にしている。レジスタ（６−１）（６−２）は２クロツ
クに１回クリアされる。

第３図は第２図の２間引きフィルタを改良したもので、
掛算器（２−１）（２−３）の掛算係数が、切換スイッ
チ（５−１）（５−２）の切換動作と同期して、夫々ａ
０とａ、及びａ２とａ、に切換えられるようにしたもの
である。この場合、掛算回路が簡略化される。フィルタ
機能は第２図と同一である。なおレジスタ６はクリアさ
れた後、係数ａｏ、ａＺの積和結果を保持し、この保持
情！［よ次の係数ａｌ　、ａ３の積和結果と加えられる
。

第４図は第３図の切換スイッチ（５−１）（５２）を無
くし、遅延素子（１−１）及び（１−３）の出力につい
て掛算器（２−１）（２−３）でもって係数ａ０とａｌ
及びａ、とａ２の掛算が夫々ｌクロックごとに切換えて
行われるようにしたものである。第４図の場合には、（
ａｚＸ＋　”ａ、ｘ、＋ａ、ｘ、＋ａ、ｘ４）、（ａ２
ｘ、＋ａ。

Ｘ４　＋　ａ　ＯＸ５　＋ａ　ｒ　Ｘｈ　）　’−−−
−−−””−のように連続した４つのデータ（Ｘｌ　、
Ｘ２　、Ｘ３　、Ｘａ　）、（”ｚ　、Ｘａ　、Ｘｓ　
、Ｘ６）　−・・−・・・−に対して積和計算が行われ
る。従って、第４図の回路も、２クロック置きに処理信
号が得られる２間引きフィルタとして動作する。

次に第５図は％間引きフィルタの従来技術を示す回路で
、切換スイッチ５でもって４クロ・ツクごとに入力Ｘ、
及び遅延素子（１−１）〜（１−３）の出力を順次選択
し、この選択に同期して掛算器２でもって順次係数ａ０
〜ａ、を掛けるようにしたものである。レジスタ６は３
回前までの掛算結果を累積加算するためのものである。

第６図は第５図のＡ間引きフィルタの切り換えスイッチ
５を無（したもので、積和計算結果は（ａ　　３　ｘ、
　　　＋ａ、ｘ　　３　　＋ａｏＸ　　４　　）　　　
、　　　（ａ、Ｘ　　５　　＋　　ａ　２Ｘｈ＋ａｌｘ
、＋ａ６ｘ８　）−−−−−−−のように４クロツクご
とに得られる。

一般に、通常のｎタップ（０回遅延）のディジタルフィ
ルタでは、 ｉ＝１、２・ の積和演算が行われ、この積和演算は１クロソク（１サ
ンプリング区間）でｎ回（時間的に並列に）行われる。

１／ｍ間引きフィルタでは、出力をｙ、とすると、 の演算が行われる。この積和演算は、ｍクロックにｎ回
、即ち、１クロツクでｎ　／　ｍ回必要である。

例えば４次（４タツプ）Ｖ２間引きフィルタではｌクロ
ックに２回、４次Ａ間引きフィルタではｌクロックに１
回の演算でよい。従って、１つの掛算器でｌクロックに
１回の掛算が行われるならば、２間引きフィルタ及びＡ
間引きフィルタは夫々第４図及び第６図に示す回路で構
成し得ることになる。

次に第７図は一般の従来から周知の係数対称形の７次デ
ィジタルフィルタの回路図である。この回路では、入力
信号Ｘ、及び遅延素子（１−１）〜（１−６）の出力の
うち同一係数を掛けるベアを加算器（７−１）〜（７−
３）で加え合わせてから、掛算器（２−１）〜（２−３
）でもって係数ａ０〜ａ２の掛算を行い、これらの掛算
器の出力と、中央タップ用の掛算器（２−４）　　（係
数ａ３）の出力とを樹形に結合された加算器（３−１）
（３−２）、４でもって加え合わせて出力ｙ、を得てい
る。この種の係数対称形ディジタルフィルタは位相直線
特性を示す。

第７図のフィルタを９間引きフィルタにする場合、第４
図と同様な構成で第８図の回路が考えられる。この９間
引きフィルタでは、掛算器（２１）（２−２）の係数が
夫々１クロツクごとにａｌとａｏ及びａｆｆ／２とａ２
に切換えられ、また前回の演算結果は、レジスタ６に蓄
えられる。また制御信号ｅは、クロックごとにセレクタ
１０を切換えて遅延素子（１−１）〜（１−６）の出力
についての往路と復路の演算順序を揃え、セレクタ１０
のＡ入力を選んだ時にはレジスタ６をクリアする。

第９図のフィルタ周波数特性線図のＵは、第８図の２間
引きフィルタをビデオ信号中のカラー成分に対する標本
化周波数変換に用いた場合の特性の一例を示している。

この場合に必要な遮断周波数は０．２５　（正規化周波
数）である。一方、Ａ間引きフィルタでカラー成分の標
本化周波数変換を行う場合、必要なフィルタ特性は曲ｖ
Ａｖのようになり、遮断周波数は０．１２５　（正規化
周波数）である。

従ってＡ間引きフィルタの過渡特性の方が急峻であり、
当然より高次のものが必要となる。

そこで１５タツプのＡ間引きフィルタを考えると、第８
図と同様な構成で、第１０図の回路が構成できる。この
フィルタでは、遅延素子（１−１）〜（１−１５）の４
タツプごとの出ツｊの同一係数を掛けるべきものを加算
器（７−１）（７−２）で加えてから、掛算器（２−１
）（２−２）で掛算処理を行っている。各掛算器（２−
１）（２２）の係数は夫々１クロツタごとにａ、　、ａ
２、ａｌ　、ａｏ及びａ、／２、ａ６、２、ａ４と切換
えられる。制御信号ｅは４クロツクに１回セレクタ（１
０−１）〜（１０−３）のＡ人力を選び、このときにレ
ジスタ６をクリアする。

次に本発明の実施例では、間引きフィルタを構成する場
合、出力データを間引くだけでなく、第８図及び第１Ｏ
図の如く演算も間引いて行うことができたことに着目し
て、標本化周波数が４（比率）のデータに対して所定の
周波数軸の処理を行い且つ標本化周波数を２　（比率）
に変更する９間引きディジタルフィルタと、標本化周波
数を１　（比率）に変更するＡ間引きディジタルフィル
タとの夫々に共用できるフィルタ回路を構成している。

第１１図はこのような本発明の実施例を示すディジタル
フィルタの回路図である。第１１図では、第１Ｏ図と同
じく、１５個の縦列接続された遅延素子（１−１）〜（
１−１５）を備えている。これらの遅延素子（１−１）
〜（１−１５）の４タツプごとの出力がセレクタ　（８
−１）〜（８−４）の夫々のＡ入力に引き出される。Ａ
間引きフィルタとして使用するときには、各セレクタは
制御信号ｄによってＡ入力側に接続される。この結果、
第１０図と同じ１５タツプの騒間引きフィルタが構成さ
れる。なおセレクタ（８−１）（Ｅ１４）の出力以降の
回路素子（７−１）（７−２）、（２−１）（２−２）
、３．４．６は第１０図と同一構成で同じように動作す
る。

２間引きフィルタとして使用する場合、第１１図の７個
の遅延素子（１−６）〜（１−１１）が第８図の遅延素
子（１−１）〜（１−６＞に相当し、これらの遅延素子
列の２タツプごとの出力がセレクタ（８−１）〜（８−
４）の夫々のＢ入力に引き出される。そして制御信号ｄ
によって各セレクタがＢ入力側に接続されると、第８図
と同じ７タソプのＡ間引きフィルタが構成される。

〃間引きフィルタとして動作するときには、出力側のレ
ジスタ６は制御信号ｅに応じて３クロツク前までの積和
演算結果を保持し、４クロツクごとにクリアされる。ま
た〃間引きフィルタとして動作するときには、レジスタ
６は前回の積和演算結果を蓄え、２クロツクごとにクリ
アされる。また２間引きフィルタのとき、掛算器（２−
１）（２−２）は、ｌクロックごとに夫々ａ１とａｏ及
びａ３／２とａ２とに切換えられ、２間引きフィルタの
ときには、掛算器（２−１）（２−２）の夫々はクロッ
クごとにａ３、　！、ａｌ、ａＯ及びａ、／２、ａ６．
３％　、ａ４　と切換えられる。

演算処理された出力信号ｙ、はセレクタ９のＡ入力を通
って導出される。このセレクタ９は、標本化周波数４（
比率）の変更を要しないときにＢ入力側に切換えられ、
遅延素子（１−８）の出力がイコライジングデイレー出
力として外部に導出される。

なお上述の実施例において、入力信号Ｘ、及び出力信号
ｙ、は夫々例えば並列８ビ、トのディジタル信号であっ
て各遅延素子（１−１）〜（１１５）、セレクタ（８−
１）〜（８−４）９、加算器（７−１）（’１−２）、
３．４及びレジスタ６は、夫々並列ディジタル信号を扱
い得るものである。

本発明のディジタルフィルタは、各遅延素子列の出力端
子に信号取り出しタップを設け、ｍ、（ｍｌは整数で例
えば２）タップ毎に１個のタップから信号を得ることに
よりｔ／ｍ＋に間引かれた第１の間引き遅延情報群と、
ｍ２　（ｍ、は整数で例えば４）タップ毎に１個のタッ
プから信号を得ることにより１／ｍ２に間引かれた第２
の間引き遅延情報群の何れか一方を上記遅延素子列から
選択して積和演算器（乗算器２−１．２−２及び加算器
３）に与える選択回路（セレクタ８−１〜８４）を備え
る。

また上記第１及び第２の間引き割合１　／　ｍ　ｌ、１
／ｍ２に対応して標本周期毎に上記積和演算器の掛算係
数を上記標本周期に対応したクロックにより設定する制
御手段（制御信号ｄ、ｅを供給する手段）を備える。

上記積和演算器の出力を累積し、その累積数が上記第１
及び第２の間引き割合１／ｍ＋、１／ｍｆｉに対応して
上記制御手段により設定される累積器（加算器４、レジ
スタ６）から第１または第２の割合で間引かれた情報時
系列のフィルタ出力を得るように構成しである。

なお制御信号ｄ、ｅは、１／ｍ１間引きフィルタとｉ／
ｍｔ間引きフィルタとを切換える例えば１ビツト（“ｌ
”／“０”）の信号でよい。この制御信号によって、例
えば積和演算器では１／ｍ１間引きフィルタ及び１　／
　ｍ　ｚ間引きフィルタに対応した掛算係数が選択され
、また累積器では例えばｍ１回の累算ごとに１回クリア
するか、ｍｔ回の累算ごとに１回クリアするかが設定さ
れる。掛算係数及び累積数の設定は、情報時系列に対す
る演算の順序及び累積器のクリアタイミングを夫々決定
するために、標本周期に対応したクロックに同期して行
われる。

従って本発明によれば、２種類の間引き割合に対応して
切換え動作させ得る間引きディジタルフィルタを、必要
最小限の演算器を用いて簡易に構成することができる。

【図面の簡単な説明】

第１図〜第８図及び第１０図は従来のディジクルフィル
タの回路図、第９図は第８図及び第１θ図の回路のフィ
ルタ特性を示すグラフ、第１１図は本発明の実施例を示
すディジタルフィルタの回路図である。 なお図面に用いた符号において、 （１−１）　（１−１５）　−−−−−−−−・遅延素
子（２−１）　（２−２）　　−−−・−掛算器３．４
　・−−−−−−一−−−−・加算器６　・−・・−−
−−−−−・−・・−・・−・レジスタ（７−１）　（
７−２）　　−−−−−−・−加算器（８−１）〜（８
−４）　−−−セレクタである。

Claims (1)

1. 【特許請求の範囲】 標本化された情報時系列を標本周期ごとに複数回遅延す
   る遅延素子列と、個々の遅延情報に所定の係数を掛けて
   加え合わせる積和演算器とを備えるディジタルフィルタ
   において、上記遅延素子列の各遅延素子の出力端子に信
   号取り出しタップを設け、ｍ＿１（ｍ＿１は整数）タッ
   プ毎に１個のタップから信号を得ることにより１／ｍ＿
   １に間引かれた第１の間引き遅延情報群と、ｍ＿２（ｍ
   ＿２は整数）タップ毎に１個のタップから信号を得るこ
   とにより１／ｍ＿２に間引かれた第２の間引き遅延情報
   群の何れか一方を上記遅延素子列から選択して上記積和
   演算器に与える選択回路と、 上記第１及び第２の間引き割合１／ｍ＿１、１／ｍ＿２
   に対応して上記標本周期毎に上記積和演算器の掛算係数
   を上記標本周期に対応したクロックにより設定する制御
   手段と、 上記積和演算器の出力を累積し、その累積数が上記第１
   及び第２の間引き割合１／ｍ＿１、１／ｍ＿２に対応し
   て上記制御手段により設定される累積器とを夫々具備し
   、 上記累積器から第１または第２の割合で間引かれた情報
   時系列のフィルタ出力を得るようにしたディジタルフィ
   ルタ。