JPH02121412A - 位相同期発振回路 - Google Patents
位相同期発振回路Info
- Publication number
- JPH02121412A JPH02121412A JP63274704A JP27470488A JPH02121412A JP H02121412 A JPH02121412 A JP H02121412A JP 63274704 A JP63274704 A JP 63274704A JP 27470488 A JP27470488 A JP 27470488A JP H02121412 A JPH02121412 A JP H02121412A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock signal
- reference clock
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ローカルエリアネットワーク（ＬＡＮ）等に
用いられる位相同期発振回路に関する。
用いられる位相同期発振回路に関する。
（従来の技術）
ローカルエリアネットワークの一種としてのループネッ
トワークシステムでは、複数の局を伝送路を介してルー
プ状に接続し、各局間で通信を行う。
トワークシステムでは、複数の局を伝送路を介してルー
プ状に接続し、各局間で通信を行う。
第３図はこのようなループネットワークシステムの構成
を示す図であり、マスター局１と複数の局２−１〜２−
ｎとが伝送路３によってループ状に接続される。複数の
局２−１〜２−ｎ間で通信を行う場合には、マスター局
１がクロック信号を生成し、他の局２−１〜２−ｎはル
ープ中のビット列よりクロック信号を抽出し、これをも
とに局内の論理回路が動作する。
を示す図であり、マスター局１と複数の局２−１〜２−
ｎとが伝送路３によってループ状に接続される。複数の
局２−１〜２−ｎ間で通信を行う場合には、マスター局
１がクロック信号を生成し、他の局２−１〜２−ｎはル
ープ中のビット列よりクロック信号を抽出し、これをも
とに局内の論理回路が動作する。
また、同図に示されるようにかかるループネットワーク
システムを構内交換機（ＰＢＸ）４を介して広域網５に
接続することもある。このような場合、マスター局１は
広域網５から送られる信号から位相同期発振回路を用い
てクロック信号を生成する。
システムを構内交換機（ＰＢＸ）４を介して広域網５に
接続することもある。このような場合、マスター局１は
広域網５から送られる信号から位相同期発振回路を用い
てクロック信号を生成する。
しかしながら、この場合、構内交換機４の出力クロック
が瞬断し、回復したときには、瞬断前の出力クロックの
位相と回復後の出力クロックの位相とが合っていないこ
とがある。そして、このように位相の異なる基準クロッ
ク信号が入力されるとマスター局１内の位相同期発振回
路は同期引込み過程において大きく周波数変動３を起こ
すことがあった。
が瞬断し、回復したときには、瞬断前の出力クロックの
位相と回復後の出力クロックの位相とが合っていないこ
とがある。そして、このように位相の異なる基準クロッ
ク信号が入力されるとマスター局１内の位相同期発振回
路は同期引込み過程において大きく周波数変動３を起こ
すことがあった。
（発明が解決しようとする課題）
このように、従来の位相同期発振回路では、広域網から
送られる基準クロック信号が瞬断し回復したときに位相
が異なると、その位相差により大きな周波数変動を起こ
すという問題があった。
送られる基準クロック信号が瞬断し回復したときに位相
が異なると、その位相差により大きな周波数変動を起こ
すという問題があった。
本発明はこのような問題に鑑みてなされたもので、基準
クロック信号が瞬断し回復したときに位相が異なる基準
クロック信号が入力されても、出力周波数の変動の少な
い位相同期発振回路を提供することを目的としている。
クロック信号が瞬断し回復したときに位相が異なる基準
クロック信号が入力されても、出力周波数の変動の少な
い位相同期発振回路を提供することを目的としている。
［発明の構成］
（課題を解決するための手段）
前記目的を達成するために本発明の位相同期発振回路は
、分周器を備え、基準クロック信号に位相が同期したク
ロックを発振する位相同期発振回路において、前記基準
クロック信号の供給が回復されたことを検出する検出手
段と、この検出手段が基準クロック信号の供給の回復を
検出したとき、この回復した基準クロック信号の位相と
前記分周器から出力されるクロック信号の位相とが同期
するように制御する制御手段とを備えるものである。
、分周器を備え、基準クロック信号に位相が同期したク
ロックを発振する位相同期発振回路において、前記基準
クロック信号の供給が回復されたことを検出する検出手
段と、この検出手段が基準クロック信号の供給の回復を
検出したとき、この回復した基準クロック信号の位相と
前記分周器から出力されるクロック信号の位相とが同期
するように制御する制御手段とを備えるものである。
（作用）
本発明では、瞬断し、回復した基準クロック位相は瞬断
前の位相と異なるが、このとき制御手段は分周器の出力
信号の位相を回復した基県クロック信号の位相と同期す
るように制御するので、ＰＬＬ回路の出力信号の周波数
の変動が防止される。
前の位相と異なるが、このとき制御手段は分周器の出力
信号の位相を回復した基県クロック信号の位相と同期す
るように制御するので、ＰＬＬ回路の出力信号の周波数
の変動が防止される。
（実施例）
以下、図面に基づいて本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例に係る位相同期発振回路の構
成を示すブロック図であり、この位相同期発振回路は、
フェイズロックループ回路（ＰＬＬ）６、位相制御回路
７および出力端子８から構成される。ＰＬＬ６は、位相
比較器９、低域フィルタ１０、電圧制御発振器１１およ
び分周器１２から構成され、位相制御回路７は、クロッ
ク回復検出回路１３、アンドゲート１４およびパルス幅
変・換回路１５から構成される。
成を示すブロック図であり、この位相同期発振回路は、
フェイズロックループ回路（ＰＬＬ）６、位相制御回路
７および出力端子８から構成される。ＰＬＬ６は、位相
比較器９、低域フィルタ１０、電圧制御発振器１１およ
び分周器１２から構成され、位相制御回路７は、クロッ
ク回復検出回路１３、アンドゲート１４およびパルス幅
変・換回路１５から構成される。
位相比較器９は、基準クロック信号Ｓ１と分周器１２か
らの出力信号Ｓ５の位相を比較し、位相差に応じた信号
を低域フィルタ１０に送る。低域フィルタ１０は、所定
の低域周波数の信号のみを電圧制御発振器１１に送る。
らの出力信号Ｓ５の位相を比較し、位相差に応じた信号
を低域フィルタ１０に送る。低域フィルタ１０は、所定
の低域周波数の信号のみを電圧制御発振器１１に送る。
電圧制御発振器１１は低域フィルタ１０から送られる信
号に応じて発振し、パルス信号を出力端子８および分周
器１２へ送る。分周器１２は、電圧制御発振器１１の出
力したパルス信号を分周し位相比較器９に送る。
号に応じて発振し、パルス信号を出力端子８および分周
器１２へ送る。分周器１２は、電圧制御発振器１１の出
力したパルス信号を分周し位相比較器９に送る。
このとき、パルス幅変換回路１５から信号Ｓ４が送られ
ると内部のカウンタがクリアされ出力信号Ｓ５の位相が
制御される。クロック回復検出回路１３は、基準クロッ
クが回復するとこれを検知し信号Ｓ２を発生する。アン
ドゲート１４は選択されたクロック信号Ｓ１とクロック
回復検出回路１３の出力信号Ｓ２との論理積をとり、信
号Ｓ３を出力する。パルス幅変換回路１５は、アンドゲ
ート１４の出力信号Ｓ３の立下りエツジでパルス幅を変
換し、同期中における位相比較器４の入力信号（基準ク
ロック信号Ｓ１と分周器１２の出力信号Ｓ５）の位相差
と等しいパルス幅の信号Ｓ４を出力する。なお、信号Ｓ
２のパルス幅は、クロック周期Ｔより大きく、かつ低域
フィルタ１０の時定数より十分小さくなるようにしてお
く。
ると内部のカウンタがクリアされ出力信号Ｓ５の位相が
制御される。クロック回復検出回路１３は、基準クロッ
クが回復するとこれを検知し信号Ｓ２を発生する。アン
ドゲート１４は選択されたクロック信号Ｓ１とクロック
回復検出回路１３の出力信号Ｓ２との論理積をとり、信
号Ｓ３を出力する。パルス幅変換回路１５は、アンドゲ
ート１４の出力信号Ｓ３の立下りエツジでパルス幅を変
換し、同期中における位相比較器４の入力信号（基準ク
ロック信号Ｓ１と分周器１２の出力信号Ｓ５）の位相差
と等しいパルス幅の信号Ｓ４を出力する。なお、信号Ｓ
２のパルス幅は、クロック周期Ｔより大きく、かつ低域
フィルタ１０の時定数より十分小さくなるようにしてお
く。
次に本実施例の動作を第２図に基づき説明する。
第２図は、基準クロック信号が瞬断し、回復したとき同
期時における基準クロック信号Ｓ１と分集器１２の出力
信号Ｓ５の位相差に対して３６″ずれた場合の波形図で
ある。
期時における基準クロック信号Ｓ１と分集器１２の出力
信号Ｓ５の位相差に対して３６″ずれた場合の波形図で
ある。
まず、基準クロック信号Ｓ１が瞬断し、回復したとき位
相が３６″ずれた基準クロックＳ１が位相比較器６に送
られる。このとき、クロック回復検出回路１３は基準ク
ロックが瞬断し、回復したことを検知し信号Ｓ２を発生
する。アンドゲート１４は、基準クロック信号Ｓ１と信
号Ｓ２との論理積をとり、信号Ｓ３を出力する。パルス
幅変換回路１５は、アンドゲート１４の出力信号Ｓ３の
パルス幅を変換してパルス幅（１／４ ） Ｔの信号Ｓ
４を生成し、分周器１２に送り、分周器１２をクリアす
る。分周器１２は、パルス幅変換回路１５の出力信号Ｓ
４によってクリアされ、Ｓ４のパルスがなくなると分周
動作を再開し、その出力信号Ｓ５の位相が回復後のクロ
ック信号ＣＫＩの位相と同期するようになる。
相が３６″ずれた基準クロックＳ１が位相比較器６に送
られる。このとき、クロック回復検出回路１３は基準ク
ロックが瞬断し、回復したことを検知し信号Ｓ２を発生
する。アンドゲート１４は、基準クロック信号Ｓ１と信
号Ｓ２との論理積をとり、信号Ｓ３を出力する。パルス
幅変換回路１５は、アンドゲート１４の出力信号Ｓ３の
パルス幅を変換してパルス幅（１／４ ） Ｔの信号Ｓ
４を生成し、分周器１２に送り、分周器１２をクリアす
る。分周器１２は、パルス幅変換回路１５の出力信号Ｓ
４によってクリアされ、Ｓ４のパルスがなくなると分周
動作を再開し、その出力信号Ｓ５の位相が回復後のクロ
ック信号ＣＫＩの位相と同期するようになる。
クロック回復の直後に、位相比較器９の出力は一瞬同期
状態からはずれるが、低域フィルタ１０の出力変化は位
相比較周期に比べて十分に長い時間を要するため電圧制
御発振器１１の出力周波数変動は抑えられ、ＰＬＬ６の
出力信号Ｓ６の変動も小さく抑えられる。
状態からはずれるが、低域フィルタ１０の出力変化は位
相比較周期に比べて十分に長い時間を要するため電圧制
御発振器１１の出力周波数変動は抑えられ、ＰＬＬ６の
出力信号Ｓ６の変動も小さく抑えられる。
かくして、本実施例では、基準クロック信号が瞬断し、
回復したときにＰＬＬ６に位相の異なるクロック信号が
入力されても、分周器１２の出力クロック信号の位相が
回復後の基準クロック信号ＣＫの位相に同期するように
制御されるので、ＰＬＬ６の出力信号Ｓ６の周波数変動
を防ぐことができる。したがって、広域網とＬＡＮを接
続した場合にもスリップが起きず伝送品質を大幅に向上
できる。第２図は位相比較器９としてＥＸＯＲの例を示
したが、のこぎり波位相比較器を使用した場合は、パル
ス幅変換回路１５の出力信号Ｓ４のパルス幅を（１／２
”） Ｔに設定すればよい。
回復したときにＰＬＬ６に位相の異なるクロック信号が
入力されても、分周器１２の出力クロック信号の位相が
回復後の基準クロック信号ＣＫの位相に同期するように
制御されるので、ＰＬＬ６の出力信号Ｓ６の周波数変動
を防ぐことができる。したがって、広域網とＬＡＮを接
続した場合にもスリップが起きず伝送品質を大幅に向上
できる。第２図は位相比較器９としてＥＸＯＲの例を示
したが、のこぎり波位相比較器を使用した場合は、パル
ス幅変換回路１５の出力信号Ｓ４のパルス幅を（１／２
”） Ｔに設定すればよい。
［発明の効果］
以上説明したように本発明によれば、基準クロック信号
が瞬断し回復したときに、位相が異なる基準クロック信
号が入力されても、出力周波数の変動の少ない位相同期
発振回路を提供することができる。
が瞬断し回復したときに、位相が異なる基準クロック信
号が入力されても、出力周波数の変動の少ない位相同期
発振回路を提供することができる。
第１図は本発明の一実施例に係る位相同期発振回路の構
成を示すブロック図、第２図は位相同期発振回路の各部
の波形図、第３図はループネットワークの概略構成図を
示す図である。 ７・・・・・・・・・位相制御回路 ９・・・・・・・・・位相比較器 １０・・・・・・・・・低域フィルタ １１・・・・・・・・・電圧制御発振器出願人
株式会社 東芝 代理人 弁理士 須 山 佐 − 第２図 第 図
成を示すブロック図、第２図は位相同期発振回路の各部
の波形図、第３図はループネットワークの概略構成図を
示す図である。 ７・・・・・・・・・位相制御回路 ９・・・・・・・・・位相比較器 １０・・・・・・・・・低域フィルタ １１・・・・・・・・・電圧制御発振器出願人
株式会社 東芝 代理人 弁理士 須 山 佐 − 第２図 第 図
Claims (1)
- 【特許請求の範囲】 分周器を備え、基準クロック信号に位相が同期したク
ロックを発振する位相同期発振回路において、 前記基準クロック信号の供給が回復されたことを検出す
る検出手段と、 この検出手段が基準クロック信号の供給の回復を検出し
たとき、この回復した基準クロック信号の位相と前記分
周器から出力されるクロック信号の位相とが同期するよ
うに制御する制御手段とを具備することを特徴とする位
相同期発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274704A JPH02121412A (ja) | 1988-10-31 | 1988-10-31 | 位相同期発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274704A JPH02121412A (ja) | 1988-10-31 | 1988-10-31 | 位相同期発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02121412A true JPH02121412A (ja) | 1990-05-09 |
Family
ID=17545398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63274704A Pending JPH02121412A (ja) | 1988-10-31 | 1988-10-31 | 位相同期発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02121412A (ja) |
-
1988
- 1988-10-31 JP JP63274704A patent/JPH02121412A/ja active Pending
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