JPH02122671A - 制御可能なパワー半導体素子 - Google Patents
制御可能なパワー半導体素子Info
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、パワー電子工学に関する。本発明は、特に、
（ａｌ アノード、カソード及びゲートと、（ｂ）
該アノード及びカソード間の、ｐ型エミッタ層、ｎ型
ベース層、ｐ型ベース層及びｎ型エミフタ層から成る一
連の層と、 （ｅ） 該カソードの側のゲート−カソード構造とか
ら成る制御可能なパワー半導体素子に関する。
該アノード及びカソード間の、ｐ型エミッタ層、ｎ型
ベース層、ｐ型ベース層及びｎ型エミフタ層から成る一
連の層と、 （ｅ） 該カソードの側のゲート−カソード構造とか
ら成る制御可能なパワー半導体素子に関する。
（従来の技術）
この種の素子は、例えばＶ、八、 Ｋ、 Ｔｅｍｐｌｅ
氏の論文（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ。
氏の論文（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ。
νｏ１． ＥＤ−３３，Ｎｏ、 １０（１９８６）、
ｐ、１６０９−１６１８）においてはＭ ＯＳ ＩＪ御
サイリスタ（ＭＣＴ）と称され、例えばＥＰ−＾２−０
２４１６６２においてはゲート・ターンオフ・サイリス
タ（ＧＴＯ）と称されている。
ｐ、１６０９−１６１８）においてはＭ ＯＳ ＩＪ御
サイリスタ（ＭＣＴ）と称され、例えばＥＰ−＾２−０
２４１６６２においてはゲート・ターンオフ・サイリス
タ（ＧＴＯ）と称されている。
今日、最新のパワー電子工学は最大パワー範囲まで簡単
な手段で制御することの出来る高速半導体素子を要求し
ている。細路パワー又は中間パワーについては、ＭＯＳ
ＦＥＴは制御電極における入力インピーダンスが大きい
ので特に適していることが分かっている。
な手段で制御することの出来る高速半導体素子を要求し
ている。細路パワー又は中間パワーについては、ＭＯＳ
ＦＥＴは制御電極における入力インピーダンスが大きい
ので特に適していることが分かっている。
しかし、周知の様に、もっと大きな切り替え可能のパワ
ーはバイポーラ構造（パワーＢＪＴ、サイリスタ）での
み達成することが出来る。けれども、パワーＭＯＳＦＥ
Ｔで使われる様に、簡単で、特別に低パワーの制御に固
執することが望ましいと考えられている。
ーはバイポーラ構造（パワーＢＪＴ、サイリスタ）での
み達成することが出来る。けれども、パワーＭＯＳＦＥ
Ｔで使われる様に、簡単で、特別に低パワーの制御に固
執することが望ましいと考えられている。
バイポーラ構造及びＭＯＳ構造の積極的側面は初めはＩ
ＧＢＴ （絶縁ゲートバイポーラトランジスタ）の形で
組み合わされた。この組み合わせの結果、予期された通
り、それに匹敵するパワーＭＯＳＦＥＴより相当小さな
順抵抗を持ったｌｋＶクラスの素子が得られた。
ＧＢＴ （絶縁ゲートバイポーラトランジスタ）の形で
組み合わされた。この組み合わせの結果、予期された通
り、それに匹敵するパワーＭＯＳＦＥＴより相当小さな
順抵抗を持ったｌｋＶクラスの素子が得られた。
一方、ＩＧＢＴでは、全てのバイポーラ素子に共通の、
素子の高抵抗領域の固有フラッディングが顕著であり、
必然的にＩ ＧＢＴは、対応するユニポーラ素子の高い
スイッチング速度に達しない。
素子の高抵抗領域の固有フラッディングが顕著であり、
必然的にＩ ＧＢＴは、対応するユニポーラ素子の高い
スイッチング速度に達しない。
今日、最大パワー用の制御可能な半導体素子はＧＴＯ（
ゲート・ターンオフ）サイリスタである。
ゲート・ターンオフ）サイリスタである。
理論上、この場合にも全チップ面積が、並列に接続され
た数個の基本セルに分割される。これらの構成要素は、
ゲート接点を介してオン・オフされることが出来る；し
かじ、この構成では、ゲート制御のために回路に関する
膨大な経費を考慮しなければならない。
た数個の基本セルに分割される。これらの構成要素は、
ゲート接点を介してオン・オフされることが出来る；し
かじ、この構成では、ゲート制御のために回路に関する
膨大な経費を考慮しなければならない。
この場合、将来有望な対策はＭＯＳ技術である。
斯かるＭＣＴ （ＭＯＳ制御サイリスタ）の色々な構造
を列挙することが出来るが、それらは全てＭＯＳゲート
を介してスイッチング可能なカソード側短絡回路を有す
る。
を列挙することが出来るが、それらは全てＭＯＳゲート
を介してスイッチング可能なカソード側短絡回路を有す
る。
この原理により１０００ Ａａｍ−”以上の電流密度が
可能となることが既に実験により示されている。
可能となることが既に実験により示されている。
これらのＭＣＴにおいても、カソードの構造はパワーＭ
ＯＳＦＥＴ及びＩＧＢＴのそれに類似している。
ＯＳＦＥＴ及びＩＧＢＴのそれに類似している。
そこで、基本セルも同等の寸法（典型的な値は２０−３
０ミクロンである）を持っている。若しもっと大きな素
子（例えば４インチのウェーハ上に）を実現しなければ
ならない場合には、製造時の歩留まりについて急速に問
題が生じる。それにも拘らず、ＭＣＴは、目下、将来の
パワー半導体素子の最も興味ある候補の一つである。
０ミクロンである）を持っている。若しもっと大きな素
子（例えば４インチのウェーハ上に）を実現しなければ
ならない場合には、製造時の歩留まりについて急速に問
題が生じる。それにも拘らず、ＭＣＴは、目下、将来の
パワー半導体素子の最も興味ある候補の一つである。
現在、受動的素子への外部接続により、動的動作中のサ
イリスタの固有の不安定性を解消するのが普通である。
イリスタの固有の不安定性を解消するのが普通である。
この接続は、ターンオフを確実にするために保持される
べき値へのアノード電圧の上昇速度（ｄν／ｄｔ）を制
限する。
べき値へのアノード電圧の上昇速度（ｄν／ｄｔ）を制
限する。
ＧＴＯ型のサイリスタの場合、ターンオフ時に極端に不
均一な電流密度分布（フィラメント）が生じることがあ
る。その時、電流は本質的に一方のカソード素子に集中
し、熱的過負荷の結果として急速にサイリスタの破壊を
招来することがある。
均一な電流密度分布（フィラメント）が生じることがあ
る。その時、電流は本質的に一方のカソード素子に集中
し、熱的過負荷の結果として急速にサイリスタの破壊を
招来することがある。
従って、素子の特別の設計及び適当な保護回路によりこ
の効果を考慮に入れなければならない。
の効果を考慮に入れなければならない。
一般に、フィラメントの形成を許すために実体的システ
ムにおいて二つの前提条件が満たされなければならない
：第１に、該システムは正のフィールドバックを持たな
ければならない。サイリスタの場合、これはｐｎｐｎ構
造によって自動的に提供される。第２の前提条件は１個
以上の物理量に揺らぎがあることである。
ムにおいて二つの前提条件が満たされなければならない
：第１に、該システムは正のフィールドバックを持たな
ければならない。サイリスタの場合、これはｐｎｐｎ構
造によって自動的に提供される。第２の前提条件は１個
以上の物理量に揺らぎがあることである。
公知であって且つこの文脈内で既に記載したものは、例
えば、従来からあるＧＴＯにおける割合に広い制御セグ
メント下での電流濃度である。これは、ｎベースの限定
された分路コンダクタンスにより作られる；このトリガ
リング機構は、ＭＣＴ等の詳細な構造を持った素子では
生じない。
えば、従来からあるＧＴＯにおける割合に広い制御セグ
メント下での電流濃度である。これは、ｎベースの限定
された分路コンダクタンスにより作られる；このトリガ
リング機構は、ＭＣＴ等の詳細な構造を持った素子では
生じない。
しかし、これから、ＭＣＴがフィラメント無しでターン
オフすることが出来ると推定するべきではない。現在の
知識によると、ＭＣＴにおいては、［ダイナミック電子
雪崩」の現象はターンオフ時にフィラメンテーションを
生じさせるトリガーとなる（例えば、Ｍ、 ５ｔｏｉｓ
ｉｅｋ氏外のｒ ＩＢＥＥｉｎｔｅｒｎａｔｉｏｎａｌ
［！１ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ Ｔｅｃｈｎ。
オフすることが出来ると推定するべきではない。現在の
知識によると、ＭＣＴにおいては、［ダイナミック電子
雪崩」の現象はターンオフ時にフィラメンテーションを
生じさせるトリガーとなる（例えば、Ｍ、 ５ｔｏｉｓ
ｉｅｋ氏外のｒ ＩＢＥＥｉｎｔｅｒｎａｔｉｏｎａｌ
［！１ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ Ｔｅｃｈｎ。
Ｄｉｇ、（１９８７）、 ！１．６６６−６６９ Ｊを
見よ）。
見よ）。
ターンオフ時には、ＭＣＴ等の精密な構造を持った素子
は、相当の電流がｎ型ベース層からｎ型ベース層へ依然
として流れ続けると共に空間電荷ゾーンがそのｐ−ｎ接
合部に既に確立されている時間区分を通過する。電界が
急速に成長するので、ホールが、依然として溢れている
ｎベースからドリフト飽和速度で該空間電荷ゾーンを通
してカソードヘトリフトする。
は、相当の電流がｎ型ベース層からｎ型ベース層へ依然
として流れ続けると共に空間電荷ゾーンがそのｐ−ｎ接
合部に既に確立されている時間区分を通過する。電界が
急速に成長するので、ホールが、依然として溢れている
ｎベースからドリフト飽和速度で該空間電荷ゾーンを通
してカソードヘトリフトする。
これらのホールの密度は、外部電流にのみ依存するが、
該空間電荷ゾーン上の電界強度分布に大いに影響を与え
る。その正電荷により、ホールは、ｎ型ベース層のドー
ピングを効率的に強めるが、これはｎ型ベース層からｎ
型ベース層へのｐ−ｎ接合部における電界の上昇として
現われる。外部電流の量に応じて、この量は、静的状態
で妥当な降伏電界強度を上回ることとなる程に大きくな
ることがある。「ダイナミック電子雪崩」という用語は
、この様な自由ホールによる、早期の絶縁破壊にもつな
がる電界の上昇を指す。
該空間電荷ゾーン上の電界強度分布に大いに影響を与え
る。その正電荷により、ホールは、ｎ型ベース層のドー
ピングを効率的に強めるが、これはｎ型ベース層からｎ
型ベース層へのｐ−ｎ接合部における電界の上昇として
現われる。外部電流の量に応じて、この量は、静的状態
で妥当な降伏電界強度を上回ることとなる程に大きくな
ることがある。「ダイナミック電子雪崩」という用語は
、この様な自由ホールによる、早期の絶縁破壊にもつな
がる電界の上昇を指す。
ドリフトするホールにより生成される電界の上昇が顕著
となり得るのは、ｎ型ベース基板ドーピングが該ホール
密度とほぼ等しいか又はそれより小さい場合だけである
。そこで、ドリフト飽和の状態では、約１００ Ａｃｍ
−２の電流密度が６ＸｌＯ”Ｃｌ１１−３のホール密度
により運ばれる。この値は、実際に、サイリスタについ
て典型的な１×１０１３ＣＩ１１−３ないしｌ Ｘ Ｉ
Ｑ １４ｃｍ−’の基板ドーピングに近く、ターンオ
フ時に大きく増強した電界上昇を自動的に招来する。
となり得るのは、ｎ型ベース基板ドーピングが該ホール
密度とほぼ等しいか又はそれより小さい場合だけである
。そこで、ドリフト飽和の状態では、約１００ Ａｃｍ
−２の電流密度が６ＸｌＯ”Ｃｌ１１−３のホール密度
により運ばれる。この値は、実際に、サイリスタについ
て典型的な１×１０１３ＣＩ１１−３ないしｌ Ｘ Ｉ
Ｑ １４ｃｍ−’の基板ドーピングに近く、ターンオ
フ時に大きく増強した電界上昇を自動的に招来する。
（発明の概要）
従って、この発明の一つの目的は、この増強した電界上
昇が相当減少する新規な制御可能のパワー半導体素子を
提供することである。
昇が相当減少する新規な制御可能のパワー半導体素子を
提供することである。
この目的は、冒頭で言及した種類の素子において、
ｆｄｌ ｎ型にドーピングされた中間層を該ｎ型ベー
ス層とｎ型ベース層との間に設け、 （ｅｌ その中間層のドーピング密度を、該ｎ型ベー
ス層のそれよりも高くすることによって、達成される。
ス層とｎ型ベース層との間に設け、 （ｅｌ その中間層のドーピング密度を、該ｎ型ベー
ス層のそれよりも高くすることによって、達成される。
本発明の第１の好適な実施例では、該素子はＭｏ５ＩＪ
？１１サイリスタ（ＭＣＴ）の構造を有する。
？１１サイリスタ（ＭＣＴ）の構造を有する。
第２の好適な実施例においては、該ｎ型ベース層のドー
ピング密度は約１×１０１３ＣＩ１１−３と１×ｌ０Ｉ
４０「３との間にあり、該中間層では約２×１ＱＩ４ｃ
「：ｌと８ ×１０１４ｃｒｎ−”との間にある。
ピング密度は約１×１０１３ＣＩ１１−３と１×ｌ０Ｉ
４０「３との間にあり、該中間層では約２×１ＱＩ４ｃ
「：ｌと８ ×１０１４ｃｒｎ−”との間にある。
別の好適な実施例では、該中間層は１０ミクロンと２０
ミクロンとの間の厚みを有する。
ミクロンとの間の厚みを有する。
その他の実施例は、特許請求の範囲の欄の従属請求項か
ら明らかとなる。
ら明らかとなる。
次に、添付図面に示した実施例を参照して本発明を更に
説明する。
説明する。
（実施例）
ＭＣＴの例を使って本発明を以下に説明する。
しかし、これは従来からあるサイリスタにも同様に利用
することが出来る。
することが出来る。
図面においては同じ参照数字は同−又は対応する部分を
指す。第１図は、最初に、ＭＣＴの典型的標準セルの部
分の断面を示す。対応するアノード接点１０及びカソー
ド接点１を持ったアノードＡ及びカソードにとの間に、
ｐｏ ドーピングされたｐ型エミッタ層９と、ｎドーピ
ングされたｎ型ベース層８と、ｐドーピングされたｎ型
ベース層と、ｎ゛ ドーピングされたｎ型エミッタ層５
とから成る一連の層が設けられている。ｎ型ベース層８
及びｐ型ベース層７はｐ−ｎ接合１３を形成する。
指す。第１図は、最初に、ＭＣＴの典型的標準セルの部
分の断面を示す。対応するアノード接点１０及びカソー
ド接点１を持ったアノードＡ及びカソードにとの間に、
ｐｏ ドーピングされたｐ型エミッタ層９と、ｎドーピ
ングされたｎ型ベース層８と、ｐドーピングされたｎ型
ベース層と、ｎ゛ ドーピングされたｎ型エミッタ層５
とから成る一連の層が設けられている。ｎ型ベース層８
及びｐ型ベース層７はｐ−ｎ接合１３を形成する。
与えられた領域において、ｐ型ベース層７は半導体基板
の表面に到り、そこでｎドーピングされたチャネル領域
６、ｐ゛ ドーピングされたソース領域４及び、ゲート
絶縁部２によりこの基板から分離された、その上のゲー
ト電極３と共に、？ＩＯ３制御短絡回路を形成する。こ
の構成の動作は、前述のＶ、 Ａ、 Ｔｅｍｐｌｅ氏の
論文に記載されている。
の表面に到り、そこでｎドーピングされたチャネル領域
６、ｐ゛ ドーピングされたソース領域４及び、ゲート
絶縁部２によりこの基板から分離された、その上のゲー
ト電極３と共に、？ＩＯ３制御短絡回路を形成する。こ
の構成の動作は、前述のＶ、 Ａ、 Ｔｅｍｐｌｅ氏の
論文に記載されている。
本発明により、それ自体としては公知のこのサイリスタ
構造は、カソード側においてｎ型ベース層８とｐ型ベー
ス層７との間で、ｎ型ベース層８より高いｎドーピング
密度を持った中間層１１により拡張される。
構造は、カソード側においてｎ型ベース層８とｐ型ベー
ス層７との間で、ｎ型ベース層８より高いｎドーピング
密度を持った中間層１１により拡張される。
中間層１１のドーピング密度の最大値は好ましくは約２
Ｘ Ｉ Ｏ１４ｃｍ−３ないし８ Ｘ １０ ”ｃｍ
−’の範囲内にある。
Ｘ Ｉ Ｏ１４ｃｍ−３ないし８ Ｘ １０ ”ｃｍ
−’の範囲内にある。
この中間層は更に好ましくは１０ないし２０ミクロンの
範囲内の厚みＤを有する。
範囲内の厚みＤを有する。
更に、ｎ型ベース層８とｐ型エミッタＮ９との間に、よ
り高いｎドーピング密度を持ったバッファー層１２を挿
入すると有益である。
り高いｎドーピング密度を持ったバッファー層１２を挿
入すると有益である。
第２図は、第１図に示されている切断線Ｂ−Ｂに添って
典型的ドーピング密度分布Ｃを、そこで定義される深さ
Ｘの関数として対数スケールで示す。この場合、基板ド
ーピング又はｎ型ベース層８のドーピングは２ Ｘ １
０１３ｃｍ−”である。
典型的ドーピング密度分布Ｃを、そこで定義される深さ
Ｘの関数として対数スケールで示す。この場合、基板ド
ーピング又はｎ型ベース層８のドーピングは２ Ｘ １
０１３ｃｍ−”である。
最初のターンオフ時の電界の上昇は、本発明による中間
層１１の結果として劇的に減少する。これをもっと充分
に説明するために、先ず、電界上昇に関して、本提案に
係る構造の評価を可能とする「示性数」に似た寸法を定
義する。
層１１の結果として劇的に減少する。これをもっと充分
に説明するために、先ず、電界上昇に関して、本提案に
係る構造の評価を可能とする「示性数」に似た寸法を定
義する。
この目的のために、電界増強計数ｍと称する商を形成す
る。この無次元の数は、ドリフトするホールの存在下で
の最大電界強度の、静的な（ｐｎ接合を横断する電流が
存在しない）場合の最大電界強度に対する比である。
る。この無次元の数は、ドリフトするホールの存在下で
の最大電界強度の、静的な（ｐｎ接合を横断する電流が
存在しない）場合の最大電界強度に対する比である。
上に定義した電界増強計数ｍは、第２図のドーピング材
料プロフィールを持った構造（中間層１１の最大ドーピ
ング密度’ ８ ×１０ ”ｃｍ−’）については、図
示されていないが第２図に類似したドーピング材料プロ
フィール（中間層１１の最大ドーピング密度： ５ ｘ
ｌ Ｑ １４ｃｍ−’）並びに中間層を持たない従来
の構造（ｎ型ベース層のドーピング密度は一定値：２Ｘ
１０”ｃｍ弓）についてと同様に、ｐ−ｎ接合１３（第
３Ａ、Ｂ図）を横断する接合部電圧■、の関数として看
做される。
料プロフィールを持った構造（中間層１１の最大ドーピ
ング密度’ ８ ×１０ ”ｃｍ−’）については、図
示されていないが第２図に類似したドーピング材料プロ
フィール（中間層１１の最大ドーピング密度： ５ ｘ
ｌ Ｑ １４ｃｍ−’）並びに中間層を持たない従来
の構造（ｎ型ベース層のドーピング密度は一定値：２Ｘ
１０”ｃｍ弓）についてと同様に、ｐ−ｎ接合１３（第
３Ａ、Ｂ図）を横断する接合部電圧■、の関数として看
做される。
１次元装置シミュレーションプログラムＣＯＭＰＡＳＳ
でのシミュレーションから第３Ａ図に示されている曲線
Ａ、Ｂ及びＣ（この場合、ホール電流密度は１０１００
Ａ”であると仮定された）が得られた。
でのシミュレーションから第３Ａ図に示されている曲線
Ａ、Ｂ及びＣ（この場合、ホール電流密度は１０１００
Ａ”であると仮定された）が得られた。
従来の構造については（曲線Ａ）電界増強計数ｍについ
て２．２という値が得られたが、これは第１アプローチ
では、接合部にかかる電圧とは無関係である。従って、
電界の相対的増強は１２０％である。
て２．２という値が得られたが、これは第１アプローチ
では、接合部にかかる電圧とは無関係である。従って、
電界の相対的増強は１２０％である。
本発明により中間層１１を挿入した結果（曲線Ｂ及びＣ
：曲線Ｂについては最大ドーピング密度は５ Ｘ １０
”Ｃｍ−３：曲線Ｃについては最大ドーピング密度は
８×１０１４ｃｒＲ−ｆｆ）、電界増強計数ｍを１．３
（Ｖ＝２００Ｖ）ないし１．５（Ｖ＝１０００Ｖ）に
制限することが出来る。第３図は、同じ構造について、
分析的観察から得られた同等の曲線を示す。
：曲線Ｂについては最大ドーピング密度は５ Ｘ １０
”Ｃｍ−３：曲線Ｃについては最大ドーピング密度は
８×１０１４ｃｒＲ−ｆｆ）、電界増強計数ｍを１．３
（Ｖ＝２００Ｖ）ないし１．５（Ｖ＝１０００Ｖ）に
制限することが出来る。第３図は、同じ構造について、
分析的観察から得られた同等の曲線を示す。
中間層１１を挿入した結果として、ｐ−ｎ接合１３の静
的降伏電圧は当然に減少する。しかし、（上記の例の様
に）中間層の厚み及びドーピング密度を慎重に選べば、
この降伏電圧の低下は全く許容範囲内に納めることが出
来る。
的降伏電圧は当然に減少する。しかし、（上記の例の様
に）中間層の厚み及びドーピング密度を慎重に選べば、
この降伏電圧の低下は全く許容範囲内に納めることが出
来る。
前述の数値シミュレーションプログラムＣＯＭＰＡＳＳ
による計算から、達成可能な降伏電圧は、より高いドー
ピング密度の中間層を挿入した結果として、均一にドー
ピングされたｎ型ベースを持ったサイリスタの理想的降
伏電圧より低いことが分かった。
による計算から、達成可能な降伏電圧は、より高いドー
ピング密度の中間層を挿入した結果として、均一にドー
ピングされたｎ型ベースを持ったサイリスタの理想的降
伏電圧より低いことが分かった。
ｎ型ベース層のドーピング密度が１×１０Ｉ４ＣＩｏ−
３で、中間層の厚さＤが１５ミクロンである場合、中間
層の色々な最大ドーピング密度について、以下の降伏電
圧が、例として、現われた（中間層無しでの降伏電圧の
％とじて）： ３ Ｘ Ｉ Ｑ１４ｃ１ｆｆ： ９１．８％５ Ｘ
１０Ｉ４ｃ！Ｌ１−３： ８３．９％３ ｘ ｌ Ｏ
”ｃｍ−’ ： ７１．１％ｎ型ベース層のドーピン
グ密度が２Ｘ Ｉ Ｑ ”ａｍ−’の場合、以下の様に
類似した結果が得られた：３ ｘ ｌ Ｑ １４０〜３
：９７．４％５ｘ ｌ Ｏ”ｃｍ−３： ９１．１％８
Ｘ １０”ｃｍ−３： ８２．３％若し約２０％の低
下が許容されるならば、ここで仮定した中間層の厚みＤ
＝１５ミクロンに基づいて、５ Ｘ Ｉ Ｑ ”ｃｍ−
’ないし８ Ｘ １０ ”ｃＩｌ−”の最大ドーピング
密度を実現することが出来る。最後に、理想的降伏電圧
の、典型的には１０ないし３０％の低下は、素子のエツ
ジ・ターミネーションによって既に当然に不可避である
ので、ｎ型ベースのドーピング密度を高めた結果として
の低下は最早殆ど重要ではないことも指摘しなければな
らない。
３で、中間層の厚さＤが１５ミクロンである場合、中間
層の色々な最大ドーピング密度について、以下の降伏電
圧が、例として、現われた（中間層無しでの降伏電圧の
％とじて）： ３ Ｘ Ｉ Ｑ１４ｃ１ｆｆ： ９１．８％５ Ｘ
１０Ｉ４ｃ！Ｌ１−３： ８３．９％３ ｘ ｌ Ｏ
”ｃｍ−’ ： ７１．１％ｎ型ベース層のドーピン
グ密度が２Ｘ Ｉ Ｑ ”ａｍ−’の場合、以下の様に
類似した結果が得られた：３ ｘ ｌ Ｑ １４０〜３
：９７．４％５ｘ ｌ Ｏ”ｃｍ−３： ９１．１％８
Ｘ １０”ｃｍ−３： ８２．３％若し約２０％の低
下が許容されるならば、ここで仮定した中間層の厚みＤ
＝１５ミクロンに基づいて、５ Ｘ Ｉ Ｑ ”ｃｍ−
’ないし８ Ｘ １０ ”ｃＩｌ−”の最大ドーピング
密度を実現することが出来る。最後に、理想的降伏電圧
の、典型的には１０ないし３０％の低下は、素子のエツ
ジ・ターミネーションによって既に当然に不可避である
ので、ｎ型ベースのドーピング密度を高めた結果として
の低下は最早殆ど重要ではないことも指摘しなければな
らない。
本発明の第１の目的は、フィラメンテーションによるＭ
ＣＴの早期動的降伏を防止することである。これら素子
のｎ型ベース層は、従来のサイリスタに較べると非常に
薄いので、本発明の提案した中間層を、注入又は拡散ス
テップ（Ｆ：）及びその後のアニーリング・ステップで
特に簡単に作ることが出来る。
ＣＴの早期動的降伏を防止することである。これら素子
のｎ型ベース層は、従来のサイリスタに較べると非常に
薄いので、本発明の提案した中間層を、注入又は拡散ス
テップ（Ｆ：）及びその後のアニーリング・ステップで
特に簡単に作ることが出来る。
このステップは、ｎ型ベース層、ｎ型エミッタ層及びソ
ース領域を作るための個々のドーピングの実行の前に行
なわれる。厚いｎ型ベース層を持ったサイリスタに中間
層を作るためには、単純な拡散技術は排除される。ドー
ピングされた層をエピタキシャル成長させる方法は、所
望の層を作る別の代替方法である。エビタクシ−を使っ
て、本発明の原理を従来のサイリスタに使用することも
出来る。
ース領域を作るための個々のドーピングの実行の前に行
なわれる。厚いｎ型ベース層を持ったサイリスタに中間
層を作るためには、単純な拡散技術は排除される。ドー
ピングされた層をエピタキシャル成長させる方法は、所
望の層を作る別の代替方法である。エビタクシ−を使っ
て、本発明の原理を従来のサイリスタに使用することも
出来る。
明らかに、以上の記載を考慮すれば、本発明を色々に修
正、変形することが可能である。従って、特許請求の範
囲の欄の記載内容の範囲内で、以上に詳しく記載した以
外の態様で本発明を実施得ることが理解されなければな
らない。
正、変形することが可能である。従って、特許請求の範
囲の欄の記載内容の範囲内で、以上に詳しく記載した以
外の態様で本発明を実施得ることが理解されなければな
らない。
第１図は、本発明の中間層を持ったＭＣＴの標準セルの
断面図である。 第２図は、本発明のＭＣＴの代表的ドーピングプロフィ
ールｃ （ｘ）を示す。 β 第３Ａ図及び第３ＪＩ図は、色々な方法で計算された電
界増強計数ｍの、接合部電圧ＶＪに対する依存性を示す
。 図中符号 ■・・・カソード接点 ２・・・ゲート絶縁部 ３・・・ゲート電極 ４・・・ソース領域 ５・・・ｎ型エミッタ層 ６・・・チャネル領域 ７・・・ｎ型ベース層 ８・・・ｎ型ベース層 ９・・・ｎ型エミッタ層 １０・・・アノード接点 １１・・・中間層 １２・・・バッファー層 １３・・・ｐ−ｎ接合部 Ａ・・・アノード Ｋ・・・カソード Ｘ・・・深さ Ｃ・・・ドーピング密度 ｍ・・・電界増強係数 り、・・・接合部電圧 Ｄ・・・（中間層の）厚み ■□ ＦＩ３３Ａ ＦＩＧ、３Ｂ
断面図である。 第２図は、本発明のＭＣＴの代表的ドーピングプロフィ
ールｃ （ｘ）を示す。 β 第３Ａ図及び第３ＪＩ図は、色々な方法で計算された電
界増強計数ｍの、接合部電圧ＶＪに対する依存性を示す
。 図中符号 ■・・・カソード接点 ２・・・ゲート絶縁部 ３・・・ゲート電極 ４・・・ソース領域 ５・・・ｎ型エミッタ層 ６・・・チャネル領域 ７・・・ｎ型ベース層 ８・・・ｎ型ベース層 ９・・・ｎ型エミッタ層 １０・・・アノード接点 １１・・・中間層 １２・・・バッファー層 １３・・・ｐ−ｎ接合部 Ａ・・・アノード Ｋ・・・カソード Ｘ・・・深さ Ｃ・・・ドーピング密度 ｍ・・・電界増強係数 り、・・・接合部電圧 Ｄ・・・（中間層の）厚み ■□ ＦＩ３３Ａ ＦＩＧ、３Ｂ
Claims (5)
- （１）（ａ）アノード（Ａ）、カソード（Ｋ）及びゲー
トと、 （ｂ）該アノード（Ａ）及びカソート（Ｋ）間の、ｐ型
エミッタ層（９）、ｎ型ベース層（８）ｐ型ベース層（
７）及びｎ型エミッタ層（５）から成る一連の層と、 （ｃ）該カソード（Ｋ）の側のゲート−カソード構造か
ら成る制御可能なパワー半導体素子において、 （ｄ）ｎ型にドーピングされた中間層（１１）を該ｎ型
ベース層（８）とｐ型ベース層（７）との間に設け、 （ｅ）その中間層（１１）のドーピング密度（ｃ）を、
該ｎ型ベース層（８）のそれよりも高くしたことを特徴
とする半導体素子。 - （２）該素子はＭＯＳ制御サイリスタ（ＭＣＴ）の構造
を有することを特徴とする請求項１に記載のターンオフ
・パワー半導体素子。 - （３）該ｎ型ベース層（８）のドーピング密度（ｃ）は
、ほぼ１×１０＾１＾３ｃｍ＾−＾３及び１×１０＾１
＾４ｃｍ＾−＾３の間にあり、該中間層（１１）のドー
ピング密度はほぼ２×１０＾１＾４ｃｍ＾−＾３及び８
×１０＾１＾４ｃｍ＾−＾３の間にあることを特徴とす
る請求項１に記載のターンオフ・パワー半導体素子。 - （４）該中間層（１１）は１０ミクロンと２０ミクロン
との間の厚み（Ｄ）を有することを特徴とする請求項３
に記載のターンオフ・パワー半導体素子。 - （５）該ｎ型ベース層（８）と該ｐ型エミッタ層（９）
との間に、該ｎ型ベース層（８）より高いドーピング密
度を持ったｎ型バッファー層（１２）が設けられている
ことを特徴とする請求項４に記載のターンオフ・パワー
半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3832208.0 | 1988-09-22 | ||
| DE3832208A DE3832208A1 (de) | 1988-09-22 | 1988-09-22 | Steuerbares leistungshalbleiterbauelement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122671A true JPH02122671A (ja) | 1990-05-10 |
Family
ID=6363490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247865A Pending JPH02122671A (ja) | 1988-09-22 | 1989-09-22 | 制御可能なパワー半導体素子 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4967255A (ja) |
| EP (1) | EP0359994A1 (ja) |
| JP (1) | JPH02122671A (ja) |
| KR (1) | KR900005623A (ja) |
| CN (1) | CN1041481A (ja) |
| DE (1) | DE3832208A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2526653B2 (ja) * | 1989-01-25 | 1996-08-21 | 富士電機株式会社 | 伝導度変調型ｍｏｓｆｅｔ |
| DE4121375A1 (de) * | 1991-06-28 | 1993-01-14 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement sowie verfahren zu dessen herstellung |
| DE4137840A1 (de) * | 1991-11-16 | 1993-06-03 | Asea Brown Boveri | Halbleiterschalter zum sperren hoher spannungen |
| JP3119931B2 (ja) * | 1992-03-31 | 2000-12-25 | 株式会社東芝 | サイリスタ |
| US5296725A (en) * | 1992-06-10 | 1994-03-22 | North Carolina State University At Raleigh | Integrated multicelled semiconductor switching device for high current applications |
| US5600160A (en) * | 1993-04-14 | 1997-02-04 | Hvistendahl; Douglas D. | Multichannel field effect device |
| US6727527B1 (en) | 1995-07-31 | 2004-04-27 | Ixys Corporation | Reverse blocking IGBT |
| US20040061170A1 (en) * | 1995-07-31 | 2004-04-01 | Ixys Corporation | Reverse blocking IGBT |
| US5698454A (en) * | 1995-07-31 | 1997-12-16 | Ixys Corporation | Method of making a reverse blocking IGBT |
| US6936908B2 (en) | 2001-05-03 | 2005-08-30 | Ixys Corporation | Forward and reverse blocking devices |
| DE10238797B4 (de) * | 2002-08-23 | 2007-09-20 | Infineon Technologies Ag | Kommutierfeste Diode und Verfahren zu ihrer Herstellung |
| CN100454540C (zh) * | 2005-12-19 | 2009-01-21 | 厦门大学 | 半导体开关器件 |
| WO2014140094A1 (en) * | 2013-03-13 | 2014-09-18 | Abb Technology Ag | Power semiconductor device and corresponding module |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE323452B (ja) * | 1964-05-15 | 1970-05-04 | Asea Ab | |
| DE2915885C2 (de) * | 1979-04-19 | 1983-11-17 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit Steuerung durch Feldeffekttransistor |
| DE3117202A1 (de) * | 1981-04-30 | 1982-11-18 | Brown, Boveri & Cie Ag, 6800 Mannheim | Verfahren zum einstellen der lebensdauer der minoritaetsladungstraeger in halbleiterschaltern mit protonenstrahlen |
| EP0074133B1 (de) * | 1981-08-25 | 1987-01-28 | BBC Aktiengesellschaft Brown, Boveri & Cie. | Thyristor |
| US4639761A (en) * | 1983-12-16 | 1987-01-27 | North American Philips Corporation | Combined bipolar-field effect transistor resurf devices |
| FR2565409B1 (fr) * | 1984-05-30 | 1986-08-22 | Silicium Semiconducteur Ssc | Thyristor blocable a gachette d'anode |
| US4611235A (en) * | 1984-06-04 | 1986-09-09 | General Motors Corporation | Thyristor with turn-off FET |
| CH668505A5 (de) * | 1985-03-20 | 1988-12-30 | Bbc Brown Boveri & Cie | Halbleiterbauelement. |
| EP0219995B1 (en) * | 1985-09-30 | 1994-03-02 | Kabushiki Kaisha Toshiba | Gate turn-off thyristor with independent turn-on/off controlling transistors |
| DE3612367A1 (de) * | 1986-04-12 | 1987-10-15 | Licentia Gmbh | Abschaltbarer thyristor |
| JP2604580B2 (ja) * | 1986-10-01 | 1997-04-30 | 三菱電機株式会社 | アノード短絡形ゲートターンオフサイリスタ |
-
1988
- 1988-09-22 DE DE3832208A patent/DE3832208A1/de not_active Withdrawn
-
1989
- 1989-08-16 EP EP89115088A patent/EP0359994A1/de not_active Withdrawn
- 1989-08-21 US US07/396,227 patent/US4967255A/en not_active Expired - Fee Related
- 1989-09-21 KR KR1019890013601A patent/KR900005623A/ko not_active Withdrawn
- 1989-09-22 CN CN89107499A patent/CN1041481A/zh active Pending
- 1989-09-22 JP JP1247865A patent/JPH02122671A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4967255A (en) | 1990-10-30 |
| EP0359994A1 (de) | 1990-03-28 |
| CN1041481A (zh) | 1990-04-18 |
| KR900005623A (ko) | 1990-04-14 |
| DE3832208A1 (de) | 1990-03-29 |
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