JPH02123595A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02123595A JPH02123595A JP63277830A JP27783088A JPH02123595A JP H02123595 A JPH02123595 A JP H02123595A JP 63277830 A JP63277830 A JP 63277830A JP 27783088 A JP27783088 A JP 27783088A JP H02123595 A JPH02123595 A JP H02123595A
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- Japan
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000007704 transition Effects 0.000 claims abstract description 12
- 230000007257 malfunction Effects 0.000 abstract description 7
- 230000005260 alpha ray Effects 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 20
- 238000010586 diagram Methods 0.000 description 7
- 238000003491 array Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＡＭマクロ’ｙＨ択信号によって選択される
複数の独立した半導体記憶セル群（以下、ＲＡＭマクロ
と称す）を同一チップ内に有する半導体記憶装置に関す
る。
複数の独立した半導体記憶セル群（以下、ＲＡＭマクロ
と称す）を同一チップ内に有する半導体記憶装置に関す
る。
従来、複数の独立したＲＡＭマクロを有する半導体記憶
装置においては、そのＲＡＭマクロを選択する場合、つ
まり各ＲＡＭマクロの出力を選択する場合、他の選択さ
れないＲＡＭマクロ群は非選択状態であっても、アドレ
ス信号が変化すれば、ＲＡＭマクロ内部のワード数およ
びデイジット線上の信号も、それに従って変化する。
装置においては、そのＲＡＭマクロを選択する場合、つ
まり各ＲＡＭマクロの出力を選択する場合、他の選択さ
れないＲＡＭマクロ群は非選択状態であっても、アドレ
ス信号が変化すれば、ＲＡＭマクロ内部のワード数およ
びデイジット線上の信号も、それに従って変化する。
上述した従来の複数の独立したＲＡＭマクロを有する半
導体記憶装置においては、非選択状態のＲＡＭマクロで
誤動作を起こしやすいという欠点がある。
導体記憶装置においては、非選択状態のＲＡＭマクロで
誤動作を起こしやすいという欠点がある。
この点について、第３図及び第４図によって説明する。
第３図は代表的なＰＮＰＮ型記憶セルの回路図であり、
１３．１４はＰＮＰ型バイポーラトランジスタ、１５．
１６はＮＰＮ型バイポーラトランジスタ、１０はワード
線、１１．１２はデイジット線である。
１３．１４はＰＮＰ型バイポーラトランジスタ、１５．
１６はＮＰＮ型バイポーラトランジスタ、１０はワード
線、１１．１２はデイジット線である。
今、１３−１５側のトランジスタがオンしている記憶状
態にあるとして、ワード線１０が非選択状態から選択状
態に遷移するとする。この時の様子は、第３図の波形に
示すように、ワード線１０の電位が第４図の波形１７の
ように変化すると、これによってデイジット線１１．１
２の電位も波形１８．１９のように変化する。そして、
非選択から選択への状態遷移の部分（図中の点線で囲ん
だ部分）では、デイジット線１１．１２の間の電位差が
小さくなりα線などのノイズの影響を受けやすくなる。
態にあるとして、ワード線１０が非選択状態から選択状
態に遷移するとする。この時の様子は、第３図の波形に
示すように、ワード線１０の電位が第４図の波形１７の
ように変化すると、これによってデイジット線１１．１
２の電位も波形１８．１９のように変化する。そして、
非選択から選択への状態遷移の部分（図中の点線で囲ん
だ部分）では、デイジット線１１．１２の間の電位差が
小さくなりα線などのノイズの影響を受けやすくなる。
つまり、従来の複数の独立したＲＡＭマクロを有する半
導体記憶装置においては、ＲＡＭマクロが非選択状態で
あっても、アドレス信号の変化にしたがって、不必要に
ＲＡ′Ｍマクロ内部のセルが選択されていることとなり
、上記に示すようなノイズの影響を受けやすい状態が頻
繁に生じていることになる。
導体記憶装置においては、ＲＡＭマクロが非選択状態で
あっても、アドレス信号の変化にしたがって、不必要に
ＲＡ′Ｍマクロ内部のセルが選択されていることとなり
、上記に示すようなノイズの影響を受けやすい状態が頻
繁に生じていることになる。
〔課題を解決するための手段〕
本発明の半導体記憶装置の構成は、複数の独立した半導
体記憶セル群であるＲＡＭマクロを同一チップ内に有し
、該ＲＡＭマクロが該ＲＡＭマクロの選択信号によって
選択される期間は、該ＲＡＭマクロへの入力信号の変化
に応じて該ＲＡＭマクロの出力が変化する半導体記憶装
置において、該ＲＡＭマクロが該ＲＡＭマクロの選択信
号によって選択状態から非選択状態へ遷移させられた時
点からは、該ＲＡＭマクロの出力がその遷移直前のアド
レス入力信号の状態に保持される様に、該アドレス入力
信号をラッチするスルーラッチ回路を該ＲＡＭマクロの
デコーダ回路の前段に設けたことを特徴とする。
体記憶セル群であるＲＡＭマクロを同一チップ内に有し
、該ＲＡＭマクロが該ＲＡＭマクロの選択信号によって
選択される期間は、該ＲＡＭマクロへの入力信号の変化
に応じて該ＲＡＭマクロの出力が変化する半導体記憶装
置において、該ＲＡＭマクロが該ＲＡＭマクロの選択信
号によって選択状態から非選択状態へ遷移させられた時
点からは、該ＲＡＭマクロの出力がその遷移直前のアド
レス入力信号の状態に保持される様に、該アドレス入力
信号をラッチするスルーラッチ回路を該ＲＡＭマクロの
デコーダ回路の前段に設けたことを特徴とする。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明による半導体記憶装置の第１の実施例
のブロック図である。
のブロック図である。
本実施例は、１０２４Ｘ１ビツトのＲＡＭマクロを複数
個（ここでは、簡単のために２コの記憶セル群とする）
有するランダム・アクセス・メモリ（以下、ＲＡＭと称
す）であり、アドレス情報はＡＯ〜Ａ９のアドレス信号
によって与えられる。アドレス信号Ａ□〜Ａ４はＸアド
レス・デコーダ回路２ａ、２ｂに入力され、アドレス信
号Ａ５〜Ａ９はＹアドレス・デコーダ回路７ａ５７ｂに
入力される。Ｘアドレス・デコーダ回路２ａ２ｂの出力
に従がって、ワードドライバ４ａ、４ｂを介してそれぞ
れ３２Ｘ３２ビツトの記憶セルアレイ５ａ、５ｂの各々
３２本のワード線のうちの１本が選択される。Ｙアドレ
ス・デコーダ回路？ａ、７ｂの出力はライト・ドライバ
／センス・アンプ６ａ、６ｂに入力され、記憶セルアレ
イ５ａ、５ｂのそれぞれ１本のデイジット線が選択され
る。このようにして、記憶セルアレイ中の１つの記憶セ
ルを選択して読み書きが行われる。
個（ここでは、簡単のために２コの記憶セル群とする）
有するランダム・アクセス・メモリ（以下、ＲＡＭと称
す）であり、アドレス情報はＡＯ〜Ａ９のアドレス信号
によって与えられる。アドレス信号Ａ□〜Ａ４はＸアド
レス・デコーダ回路２ａ、２ｂに入力され、アドレス信
号Ａ５〜Ａ９はＹアドレス・デコーダ回路７ａ５７ｂに
入力される。Ｘアドレス・デコーダ回路２ａ２ｂの出力
に従がって、ワードドライバ４ａ、４ｂを介してそれぞ
れ３２Ｘ３２ビツトの記憶セルアレイ５ａ、５ｂの各々
３２本のワード線のうちの１本が選択される。Ｙアドレ
ス・デコーダ回路？ａ、７ｂの出力はライト・ドライバ
／センス・アンプ６ａ、６ｂに入力され、記憶セルアレ
イ５ａ、５ｂのそれぞれ１本のデイジット線が選択され
る。このようにして、記憶セルアレイ中の１つの記憶セ
ルを選択して読み書きが行われる。
Ｘアドレス・デコーダ回路２ａ、２ｂは、アドレス信号
ＡＯ〜Ａ４を取り込むためのスルーラッチ回路１ａ、ｌ
ｂ（図中は、ＡＯ用の１個のみ示しである）と、これら
スルーラッチ回路１ａ、１ｂの出力をデコードするデコ
ーダ３ａ、３ｂから成る。
ＡＯ〜Ａ４を取り込むためのスルーラッチ回路１ａ、ｌ
ｂ（図中は、ＡＯ用の１個のみ示しである）と、これら
スルーラッチ回路１ａ、１ｂの出力をデコードするデコ
ーダ３ａ、３ｂから成る。
セレクタ／書込み回路８は、書込み時には、マクロセレ
クト信号（ＭＳ、、ＭＳｂ ＞で選択された記憶セル群
のデータ信号線９ａ又は９ｂのどちらか１本へＤＩＮよ
り得られた情報の出力を行い、読み出し時には、ＭＳ、
、ＭＳｂの信号で選択された記憶セル群のデータ信号線
９ａ又はりｂのどちらか一方の信号をＤｏυ丁へ出力す
る。尚、書込み／読み出しの切り換えは、Ｔｒの信号に
より行う。
クト信号（ＭＳ、、ＭＳｂ ＞で選択された記憶セル群
のデータ信号線９ａ又は９ｂのどちらか１本へＤＩＮよ
り得られた情報の出力を行い、読み出し時には、ＭＳ、
、ＭＳｂの信号で選択された記憶セル群のデータ信号線
９ａ又はりｂのどちらか一方の信号をＤｏυ丁へ出力す
る。尚、書込み／読み出しの切り換えは、Ｔｒの信号に
より行う。
スルーラッチ回路１ａ、ｌｂは、マクロセレクト信号（
ＭＳ、、ＭＳｂ ）が選択状態であれば、入力であるア
ドレス信号（Ａ （１−Ａ ４ ）の状態、つまり、ア
ドレス情報をそのままワードデコーダ３ａ、３ｂに出力
する。すなわち、出力の状態はアドレス信号が変化すれ
ば、それとともに変化する（スルー状態）、マクロセレ
クト信号ＭＳ、。
ＭＳ、、ＭＳｂ ）が選択状態であれば、入力であるア
ドレス信号（Ａ （１−Ａ ４ ）の状態、つまり、ア
ドレス情報をそのままワードデコーダ３ａ、３ｂに出力
する。すなわち、出力の状態はアドレス信号が変化すれ
ば、それとともに変化する（スルー状態）、マクロセレ
クト信号ＭＳ、。
ＭＳ、が選択状態から非選択状態へ遷移すると、スルー
ラッチ回路１ａ、ｌｂは、この状態遷移で出力をラッチ
する。そして、マクロセレクト信号ＭＳ、、ＭＳｂが非
選択状態にある間中、スルーラッチ回路１ａ、ｌｂの出
力はラッチされた状態に保持される（ラッチ状態）。故
に、アドレス信号Ａｏ〜Ａ４が変化したとしても、デコ
ーダ３ａ。
ラッチ回路１ａ、ｌｂは、この状態遷移で出力をラッチ
する。そして、マクロセレクト信号ＭＳ、、ＭＳｂが非
選択状態にある間中、スルーラッチ回路１ａ、ｌｂの出
力はラッチされた状態に保持される（ラッチ状態）。故
に、アドレス信号Ａｏ〜Ａ４が変化したとしても、デコ
ーダ３ａ。
３ｂの出力、従がってワードドライバ４ａ、４ｂの出力
は不変となり、誤動作をする頻度は小さくなる。
は不変となり、誤動作をする頻度は小さくなる。
第２図に本発明の第２の実施例のブロック図を示す。
本実施例は、第１の実施例と同様、１０２４Ｘ１ビツト
のＲＡＭマクロを複数個（ここでは、簡単のために２コ
の記憶セル群とする）有するＲＡＭであり、アドレス情
報はＡ。−Ａ９のアドレス信号によって与えられるが、
本実施例の第１の実施例との相異は、Ｘアドレス側だけ
でなく、Ｙアドレス側にもスルーラッチ回路を設けたこ
とを特徴としている。
のＲＡＭマクロを複数個（ここでは、簡単のために２コ
の記憶セル群とする）有するＲＡＭであり、アドレス情
報はＡ。−Ａ９のアドレス信号によって与えられるが、
本実施例の第１の実施例との相異は、Ｘアドレス側だけ
でなく、Ｙアドレス側にもスルーラッチ回路を設けたこ
とを特徴としている。
以下、図面を参照しながら説明する。
アドレス信号Ａ。−Ａ４はＸアドレス・デコーダ回路２
２ａ、２２ｂに入力され、アドレス信号Ａ５〜Ａ９はＹ
アドレス・デコーダ回路２７ａ。
２ａ、２２ｂに入力され、アドレス信号Ａ５〜Ａ９はＹ
アドレス・デコーダ回路２７ａ。
２７ｂに入力される。Ｘアドレス・デコード回路２２ａ
、２２ｂの出力に従がって、ワードドライバ２４ａ、２
４ｂを介してそれぞれ３２Ｘ３２ビツトの記憶セルアレ
イ２５ａ、２５ｂの各々３２本のワード線のうちの１本
が選択される。Ｙアドレス・デコーダ回路２７ａ、２７
ｂの出力はライト・ドライバ／センス・アンプ２６ａ
２６ｂに入力され、記憶セルアレイ２５ａ、２５ｂの
それぞれ１本のデイジット線が選択される。このように
して、記憶セルアレイ中の１つの記憶セルを選択して読
み書きが行われる。
、２２ｂの出力に従がって、ワードドライバ２４ａ、２
４ｂを介してそれぞれ３２Ｘ３２ビツトの記憶セルアレ
イ２５ａ、２５ｂの各々３２本のワード線のうちの１本
が選択される。Ｙアドレス・デコーダ回路２７ａ、２７
ｂの出力はライト・ドライバ／センス・アンプ２６ａ
２６ｂに入力され、記憶セルアレイ２５ａ、２５ｂの
それぞれ１本のデイジット線が選択される。このように
して、記憶セルアレイ中の１つの記憶セルを選択して読
み書きが行われる。
Ｘアドレス・デコーダ回路２２ａ、２２ｂは、アドレス
信号ＡＯ〜Ａ４を収り込むためのスルーラッチ回路２１
ａ、２１ｂ （図中は、Ａｏ用の１個のみ示しである）
と、これらスルーラッチ回路２１ａ、２１ｂの出力をデ
コードするデコーダ２３ａ、２３ｂからなる。
信号ＡＯ〜Ａ４を収り込むためのスルーラッチ回路２１
ａ、２１ｂ （図中は、Ａｏ用の１個のみ示しである）
と、これらスルーラッチ回路２１ａ、２１ｂの出力をデ
コードするデコーダ２３ａ、２３ｂからなる。
Ｙアドレス・デコーダ回路２７ａ、２７ｂは、アドレス
信号Ａ５〜Ａ９を取り込むためのスルーラッチ回路３０
ａ、３０ｂ （図中は、Ａ９用の１個のみ示しである）
と、これらスルーラッチ回路３０ａ、３０ｂの出力をデ
コードするデコーダ２９ａ、２９ｂからなる。
信号Ａ５〜Ａ９を取り込むためのスルーラッチ回路３０
ａ、３０ｂ （図中は、Ａ９用の１個のみ示しである）
と、これらスルーラッチ回路３０ａ、３０ｂの出力をデ
コードするデコーダ２９ａ、２９ｂからなる。
セレクタ／書込み回路２８は、書込み時には、マクロセ
レクト信号ＭＳ−，ＭＳｂで選択された記憶セル群のデ
ータ信号線３１ａ又は３１ｂのどちらか１本へＤＩＮよ
り得られた情報の出力を行い、読み出し時には、ＭＳ−
、ＭＳｂで選択された記憶セル群のデータ信号線３１ａ
又は３１ｂのどちらか一方の信号をＤ ＯＵＴへ出力す
る。尚、書き込み／読み出しの切り換えはＴ］の信号に
より行う。
レクト信号ＭＳ−，ＭＳｂで選択された記憶セル群のデ
ータ信号線３１ａ又は３１ｂのどちらか１本へＤＩＮよ
り得られた情報の出力を行い、読み出し時には、ＭＳ−
、ＭＳｂで選択された記憶セル群のデータ信号線３１ａ
又は３１ｂのどちらか一方の信号をＤ ＯＵＴへ出力す
る。尚、書き込み／読み出しの切り換えはＴ］の信号に
より行う。
スルーラッチ回路２１ａ、２１ｂは、マクロセレクト信
号（ＭＳ、、ＭＳｂ ’）が選択状態であれば、入力で
あるアドレス信号（ＡＯ〜Ａ４ ）の状態、つまり、ア
ドレス情報をそのままワードデコーダ２３ａ、２３ｂに
出力する。すなわち、出力の状態はアドレス信号が変化
すれば、それとともに変化する（スルー状態）、マクロ
セレクト信号（ＭＳ、、ＭＳｂ）が選択状態から非選択
状態へ遷移すると、スルーラッチ回路２１ａ、２１ｂは
、この状態遷移でａカをラッチする。そして、マクロセ
レクト信号（ＭＳ、、ＭＳｂ ）が非選択状態にある間
中、スルーラッチ回路２１ａ、２１ｂの出力はラッチさ
れた状態に保持される。
号（ＭＳ、、ＭＳｂ ’）が選択状態であれば、入力で
あるアドレス信号（ＡＯ〜Ａ４ ）の状態、つまり、ア
ドレス情報をそのままワードデコーダ２３ａ、２３ｂに
出力する。すなわち、出力の状態はアドレス信号が変化
すれば、それとともに変化する（スルー状態）、マクロ
セレクト信号（ＭＳ、、ＭＳｂ）が選択状態から非選択
状態へ遷移すると、スルーラッチ回路２１ａ、２１ｂは
、この状態遷移でａカをラッチする。そして、マクロセ
レクト信号（ＭＳ、、ＭＳｂ ）が非選択状態にある間
中、スルーラッチ回路２１ａ、２１ｂの出力はラッチさ
れた状態に保持される。
スルーラッチ回路３０ａ、３０ｂはマクロセレクト信号
（ＭＳ、、ＭＳｂ ）が選択状態であれば、入力である
アドレス信号（Ａ５〜Ａ９）の状態、つまり、アドレス
情報をそのままワードデコーダ２９ａ、２９ｂに出力す
る。すなわち、出力の状態は、アドレス信号が変化すれ
ば、それとともに変化する（スルー状態）、マクロセレ
クト信号（ＭＳ、、ＭＳｂ ）が選択状態から非選択状
態へ遷移すると、スルーラッチ回路３０ａ、３０ｂは、
この状態遷移で出力をラッチする。そして、マクロセレ
クト信号（ＭＳ、、ＭＳｂ ）が非選択状態にある間中
、スルーラッチ回路３０ａ、３０ｂの出力はラッチされ
た状態に保持する。
（ＭＳ、、ＭＳｂ ）が選択状態であれば、入力である
アドレス信号（Ａ５〜Ａ９）の状態、つまり、アドレス
情報をそのままワードデコーダ２９ａ、２９ｂに出力す
る。すなわち、出力の状態は、アドレス信号が変化すれ
ば、それとともに変化する（スルー状態）、マクロセレ
クト信号（ＭＳ、、ＭＳｂ ）が選択状態から非選択状
態へ遷移すると、スルーラッチ回路３０ａ、３０ｂは、
この状態遷移で出力をラッチする。そして、マクロセレ
クト信号（ＭＳ、、ＭＳｂ ）が非選択状態にある間中
、スルーラッチ回路３０ａ、３０ｂの出力はラッチされ
た状態に保持する。
故に、第１の実施例と同様、アドレス信号ＡＯ〜Ａ４が
変化したとしても、デコーダ２３ａ、２３ｂの出力、従
がって、ワード・ドライバ２４ａ、２４ｂの出力は不変
となり、誤動作をする頻度が小さくなる０本実施例は、
これに加えてＹアドレス側にもスルーラッチ回路を設け
ることにより、アドレス信号Ａ５〜Ａ９が変化したとし
ても、デコーダ２３ａ、２３ｂの出力、従がってビット
・ドライバ２６ａ、２６ｂの出力は不変となり、Ｙアド
レス側でも誤動作が起こりにくくなるという利点がある
。
変化したとしても、デコーダ２３ａ、２３ｂの出力、従
がって、ワード・ドライバ２４ａ、２４ｂの出力は不変
となり、誤動作をする頻度が小さくなる０本実施例は、
これに加えてＹアドレス側にもスルーラッチ回路を設け
ることにより、アドレス信号Ａ５〜Ａ９が変化したとし
ても、デコーダ２３ａ、２３ｂの出力、従がってビット
・ドライバ２６ａ、２６ｂの出力は不変となり、Ｙアド
レス側でも誤動作が起こりにくくなるという利点がある
。
以上説明したように本発明は、マクロ・セレクト信号に
より制御されるスルーラッチ回路を介してアドレス情報
を取り込むことにより、ＲＡＭマクロがＲＡＭマクロ選
択信号によって選択される期間は、アドレス入力信号の
変化に応じてデコーダ回路の出力が変化し、−非選択状
態から非選択状態へ遷移させられた時点からは、デコー
ダ回路の出力がその遷移直前のデコーダ回路の出力状態
に保持されて不要な内部動作が無くなるので、α線など
のノイズによる誤動作の危険を大幅に減らすことができ
るという効果がある。
より制御されるスルーラッチ回路を介してアドレス情報
を取り込むことにより、ＲＡＭマクロがＲＡＭマクロ選
択信号によって選択される期間は、アドレス入力信号の
変化に応じてデコーダ回路の出力が変化し、−非選択状
態から非選択状態へ遷移させられた時点からは、デコー
ダ回路の出力がその遷移直前のデコーダ回路の出力状態
に保持されて不要な内部動作が無くなるので、α線など
のノイズによる誤動作の危険を大幅に減らすことができ
るという効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は代表的な
ＰＮＰＮ型半導体記憶セルの回路図、第４図は第３図の
半導体記憶セルの動作波形図である。 ｌａ、ｌｂ、２１ａ、２１ｂ、３０ａ、３０ｂ・・・ス
ルーラッチ回路、２ａ、２ｂ、２２ａ、２２ｂ・・・Ｘ
アドレス・デコーダ回路、３ａ、３ｂ、２３ａ、２３ｂ
＝−・デコーダ、４ａ、４ｂ、２４ａ。 ２４ ｂ ・・・ワード・ドライバ、５ａ、５ｂ、２５
ａ２５ ｂ−・・記憶セルアレイ、６ａ、６ｂ、２６ａ
２６ｂ・・・ライト・ドライバ／センス・アンプ、７ａ
、７ｂ、２７ａ、２７ｂ・＝Ｙアドレス・デコーダ回路
、８．２８・・・セレクタ／書込回路、２９ａ。 ２９ｂ・・・デコーダ、ＭＳ−、ＭＳｂ・・・マクロ・
セレクト信号。
本発明の第２の実施例のブロック図、第３図は代表的な
ＰＮＰＮ型半導体記憶セルの回路図、第４図は第３図の
半導体記憶セルの動作波形図である。 ｌａ、ｌｂ、２１ａ、２１ｂ、３０ａ、３０ｂ・・・ス
ルーラッチ回路、２ａ、２ｂ、２２ａ、２２ｂ・・・Ｘ
アドレス・デコーダ回路、３ａ、３ｂ、２３ａ、２３ｂ
＝−・デコーダ、４ａ、４ｂ、２４ａ。 ２４ ｂ ・・・ワード・ドライバ、５ａ、５ｂ、２５
ａ２５ ｂ−・・記憶セルアレイ、６ａ、６ｂ、２６ａ
２６ｂ・・・ライト・ドライバ／センス・アンプ、７ａ
、７ｂ、２７ａ、２７ｂ・＝Ｙアドレス・デコーダ回路
、８．２８・・・セレクタ／書込回路、２９ａ。 ２９ｂ・・・デコーダ、ＭＳ−、ＭＳｂ・・・マクロ・
セレクト信号。
Claims (1)
- 複数の独立した半導体記憶セル群であるＲＡＭマクロを
同一チップ内に有し、該ＲＡＭマクロが該ＲＡＭマクロ
の選択信号によって選択される期間は、該ＲＡＭマクロ
への入力信号の変化に応じて該ＲＡＭマクロの出力が変
化する半導体記憶装置において、該ＲＡＭマクロが該Ｒ
ＡＭマクロの選択信号によって選択状態から非選択状態
へ遷移させられた時点からは、該ＲＡＭマクロの出力が
その遷移直前のアドレス入力信号の状態に保持される様
に、該アドレス入力信号をラッチするスルーラッチ回路
を該ＲＡＭマクロのデコーダ回路の前段に設けたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277830A JPH02123595A (ja) | 1988-11-01 | 1988-11-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277830A JPH02123595A (ja) | 1988-11-01 | 1988-11-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123595A true JPH02123595A (ja) | 1990-05-11 |
Family
ID=17588860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63277830A Pending JPH02123595A (ja) | 1988-11-01 | 1988-11-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332010B1 (ko) * | 1996-09-20 | 2002-09-27 | 닛본 덴기 가부시끼가이샤 | 디코드회로및반도체메모리디바이스 |
-
1988
- 1988-11-01 JP JP63277830A patent/JPH02123595A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332010B1 (ko) * | 1996-09-20 | 2002-09-27 | 닛본 덴기 가부시끼가이샤 | 디코드회로및반도체메모리디바이스 |
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