JPH0212411B2 - - Google Patents
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- Publication number
- JPH0212411B2 JPH0212411B2 JP57090624A JP9062482A JPH0212411B2 JP H0212411 B2 JPH0212411 B2 JP H0212411B2 JP 57090624 A JP57090624 A JP 57090624A JP 9062482 A JP9062482 A JP 9062482A JP H0212411 B2 JPH0212411 B2 JP H0212411B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- signal
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000007493 shaping process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路に関し、特に非同期
信号入力回路に関する。
信号入力回路に関する。
半導体集積回路の非同期信号入力は、第１図に
示す様に波形整形回路を通つて直接内部回路へ入
力されている場合、信号自体のノイズ及び波形整
形回路の基準電位の変動等のノイズに弱い。そこ
で従来内部回路のアクテイブレベルに応じて第２
図又は第３図の回路を波形整形部に追加して、ア
クテイブレベル側のノイズ（誤動作を起すノイ
ズ）を除いていた。
示す様に波形整形回路を通つて直接内部回路へ入
力されている場合、信号自体のノイズ及び波形整
形回路の基準電位の変動等のノイズに弱い。そこ
で従来内部回路のアクテイブレベルに応じて第２
図又は第３図の回路を波形整形部に追加して、ア
クテイブレベル側のノイズ（誤動作を起すノイ
ズ）を除いていた。
しかし近年、集積回路の高集積化、回路の複雑
化により、一つの非同期信号入力に、ハイアクテ
イブ、ロウアクテイブの両回路が接続される様に
なり前記従来回路ではノイズ除去が不十分になつ
た。
化により、一つの非同期信号入力に、ハイアクテ
イブ、ロウアクテイブの両回路が接続される様に
なり前記従来回路ではノイズ除去が不十分になつ
た。
本発明の目的は、ハイ、ロウ両ノイズを小規模
な回路を追加して除去し、安定な動作をする半導
体集積回路を提供することにある。
な回路を追加して除去し、安定な動作をする半導
体集積回路を提供することにある。
本発明の回路は、非同期入力の波形整形回路の
出力に遅延回路を接続し、前記波形整形回路の出
力と遅延回路の出力とを入力とする二入力NOR
及び二入力NAND回路と、前記二入力NAND回
路の出力を入力とする第１の反転回路と、前記二
入力NAND回路の出力を入力とし二入力NOR回
路の出力をゲート入力とする第１のトランスフア
ゲートと、この第１のトランスフアゲートの出力
と基準電位の間に接続され前記第１の反転回路の
出力をゲート入力とする第２のトランスフアゲー
トと、前記第１のトランスフアゲートの出力を入
力とする第２の反転回路とより成り、この第２の
反転回路の出力を内部回路の入力に接続して構成
する。
出力に遅延回路を接続し、前記波形整形回路の出
力と遅延回路の出力とを入力とする二入力NOR
及び二入力NAND回路と、前記二入力NAND回
路の出力を入力とする第１の反転回路と、前記二
入力NAND回路の出力を入力とし二入力NOR回
路の出力をゲート入力とする第１のトランスフア
ゲートと、この第１のトランスフアゲートの出力
と基準電位の間に接続され前記第１の反転回路の
出力をゲート入力とする第２のトランスフアゲー
トと、前記第１のトランスフアゲートの出力を入
力とする第２の反転回路とより成り、この第２の
反転回路の出力を内部回路の入力に接続して構成
する。
本発明は、非同期入力信号とこの入力信号を遅
延させた信号との論理和、論理積をとる事によ
り、前記遅延回路により決まるパルス幅以内のノ
イズをそれぞれロウ、ハイ各レベルについて除去
し、さらにその出力をトランスフアゲートを用い
て組合せ、ハイ、ロウ両レベルのノイズの内信号
を得るものである。
延させた信号との論理和、論理積をとる事によ
り、前記遅延回路により決まるパルス幅以内のノ
イズをそれぞれロウ、ハイ各レベルについて除去
し、さらにその出力をトランスフアゲートを用い
て組合せ、ハイ、ロウ両レベルのノイズの内信号
を得るものである。
第４図に本発明の一実施例を示す。本実施例
は、波形整形回路の出力を入力する入力端子１４
と、この入力端子に接続された反転回路２２と、
２２の出力を入力とする反転回路２３と、２２，
２３の出力と基準電位との間にそれぞれ接続され
た容量素子２４，２５と、１４と２３の出力とを
入力とする二入力NOR１６及び二入力NAND１
７と、二入力NAND１７の出力を入力とする反
転回路１８と、ドレインを１７の出力と接続し１
６の出力をゲート入力とするエンハンスメントト
ランジスタ１９と、１９のソースＮ１とドレイン
を接続し１８の出力をゲート入力しソースを基準
電位と接続したエンハンスメントトランジスタ２
０と、１９のソースＮ１を入力と接続した反転回
路２１とを含む。
は、波形整形回路の出力を入力する入力端子１４
と、この入力端子に接続された反転回路２２と、
２２の出力を入力とする反転回路２３と、２２，
２３の出力と基準電位との間にそれぞれ接続され
た容量素子２４，２５と、１４と２３の出力とを
入力とする二入力NOR１６及び二入力NAND１
７と、二入力NAND１７の出力を入力とする反
転回路１８と、ドレインを１７の出力と接続し１
６の出力をゲート入力とするエンハンスメントト
ランジスタ１９と、１９のソースＮ１とドレイン
を接続し１８の出力をゲート入力しソースを基準
電位と接続したエンハンスメントトランジスタ２
０と、１９のソースＮ１を入力と接続した反転回
路２１とを含む。
反転回路２２，２３と容量素子２４，２５で入
力信号１４の遅延信号を作る。入力信号１４とそ
の遅延信号とを入力とした2NOR１６，2NAND
１７の出力波形は、遅延回路１５の遅延時間TD
以内のパルス幅を持つノイズであれば、第５図１
６，１７に示す様にそれぞれ入力信号のロウパル
スPL，ハイパルスPHを除去した波形となる。さ
らにこの出力１６，１７をエンハンスメントトラ
ンジスタ１９，２０で前記様に接続すると、出力
１６上のロウパルスPPLの時点ではエンハンス
メントトランジスタ１９，２０はカツトオフ状態
であり節点Ｎ１は前状態を保持する為、反転回路
２１の出力には１６のロウパルスPPLは発生し
ない。また出力１７上のハイパルス１７も同様に
節点Ｎ１の保持により出力２１にはハイパルスを
発生しない。つまり、本回路の出力２１の波形は
第５図２１に示す様にハイ、ロウ両ノイズが除去
された波形となる。
力信号１４の遅延信号を作る。入力信号１４とそ
の遅延信号とを入力とした2NOR１６，2NAND
１７の出力波形は、遅延回路１５の遅延時間TD
以内のパルス幅を持つノイズであれば、第５図１
６，１７に示す様にそれぞれ入力信号のロウパル
スPL，ハイパルスPHを除去した波形となる。さ
らにこの出力１６，１７をエンハンスメントトラ
ンジスタ１９，２０で前記様に接続すると、出力
１６上のロウパルスPPLの時点ではエンハンス
メントトランジスタ１９，２０はカツトオフ状態
であり節点Ｎ１は前状態を保持する為、反転回路
２１の出力には１６のロウパルスPPLは発生し
ない。また出力１７上のハイパルス１７も同様に
節点Ｎ１の保持により出力２１にはハイパルスを
発生しない。つまり、本回路の出力２１の波形は
第５図２１に示す様にハイ、ロウ両ノイズが除去
された波形となる。
本発明は以上説明した様に、小規模な回路構成
で、設定値以下のパルス幅にハイ、ロウ両ノイズ
を除去する効果がある。
で、設定値以下のパルス幅にハイ、ロウ両ノイズ
を除去する効果がある。
第１図、第２図、第３図は従来の入力回路構成
ブロツク図、第４図は本発明の一実施例の回路
図、第５図は本発明の一実施例回路の動作波形概
略図である。 １，４，９……非同期信号入力端子、２，５，
１０……波形整形回路ブロツク、３，８，１３…
…内部回路ブロツク、６，１１……遅延回路ブロ
ツク、７……二入力NOR回路、８……二入力
NAND回路、１４……波形整形回路出力を入力
する入力端子、１５……遅延回路ブロツク、１６
……二入力NOR、１７……二入力NAND、１
８，２１，２２，２３……反転回路、１９，２０
……エンハンスメントトランジスタ、２４，２５
……容量素子、Ｎ１……節点、PH，PPH……ハ
イパルス、PL，PPL……ロウパルス、TD……遅
延回路による遅延時間。
ブロツク図、第４図は本発明の一実施例の回路
図、第５図は本発明の一実施例回路の動作波形概
略図である。 １，４，９……非同期信号入力端子、２，５，
１０……波形整形回路ブロツク、３，８，１３…
…内部回路ブロツク、６，１１……遅延回路ブロ
ツク、７……二入力NOR回路、８……二入力
NAND回路、１４……波形整形回路出力を入力
する入力端子、１５……遅延回路ブロツク、１６
……二入力NOR、１７……二入力NAND、１
８，２１，２２，２３……反転回路、１９，２０
……エンハンスメントトランジスタ、２４，２５
……容量素子、Ｎ１……節点、PH，PPH……ハ
イパルス、PL，PPL……ロウパルス、TD……遅
延回路による遅延時間。
Claims (1)
- １ 非同期信号を入力とする遅延回路と、該非同
期信号と遅延回路の出力とを入力とする二入力
NOR回路及び二入力NAND回路と、該二入力
NAND回路の出力を入力とする第１の反転回路
と、該二入力NAND回路の出力を入力とし二入
力NOR回路の出力をゲート入力とする第１のト
ランスフアゲートと、該第１のトランスフアゲー
トの出力と基準電位との間に接続され前記反転回
路の出力をゲート入力とする第２のトランスフア
ゲートと、前記第１のトランスフアゲートの出力
を入力とする第２の反転回路とを有することを特
徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090624A JPS58207712A (ja) | 1982-05-28 | 1982-05-28 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090624A JPS58207712A (ja) | 1982-05-28 | 1982-05-28 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58207712A JPS58207712A (ja) | 1983-12-03 |
| JPH0212411B2 true JPH0212411B2 (ja) | 1990-03-20 |
Family
ID=14003635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090624A Granted JPS58207712A (ja) | 1982-05-28 | 1982-05-28 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207712A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498408U (ja) * | 1991-01-23 | 1992-08-26 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2765835B2 (ja) * | 1987-04-06 | 1998-06-18 | 日本電気株式会社 | 信号検出回路 |
| JPH01228211A (ja) * | 1988-03-08 | 1989-09-12 | Mitsubishi Electric Corp | ノイズ除去回路 |
| US5440178A (en) * | 1993-11-30 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Static test mode noise filter |
-
1982
- 1982-05-28 JP JP57090624A patent/JPS58207712A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498408U (ja) * | 1991-01-23 | 1992-08-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58207712A (ja) | 1983-12-03 |
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