JPH02124656A - データバスシステムにおける同期回復方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 データバスシステムにおける同期回復方法、特に、各情
報通信機器間の情報伝送時において、バスの伝送規格に
復帰できずに通信同期がずれた場合、その同期を回復す
る手順に関し、 データバス上のパケット間の休止期間を見出す方法に加
えて、同期がとれない状態においても、早期に同期を回
復することを目的とし、データバスを介して規格された
休止期間を含むシリアルデータを伝送するデータバスシ
ステムにおいて、 前記データバスシステムが同期有無に拘らず受信動作を
し、１パケットエラーの発生が無く、かつ正常パケット
が受信できた場合を同期回復がとれた状態とすることを
含み構成する。

〔産業上の利用分野〕

本発明は、データバスシステムにおける同期回復方法に
関するものであり、更に詳しく言えば、各情報通信機器
間の情報伝送時において、当該機器が、バスの伝送規格
に復帰できずに通信同期がずれた場合、その同期を回復
する手順に関するものである。

近年、各種情報通信機器（〔家電機器、ＡＶ（Ａｕｄｉ
ｏ　Ｖｉｓｕａｌ））機器、セキュリティ関連機器等を
含む）を共通の伝送路に接続して、機器相互間の有機的
な結びつきを深め、単に家庭内にとどまることなく進展
する社会のさまざまな機能と融合し、家庭をネットワー
クの一部と位置づけて家庭内外のあらゆる情報をどこか
らでもいつでも誰でもが自由に選択できるホームバスシ
ステムの導入がされている。

しかし、各情報通信機器間の情報伝送時において、情報
機器をｒＯＮＪ　Ｌ、て、立ち上げる時やノイズ等によ
り当該機器の通信動作と、他の機器の通信動作との同期
がずれて、情報伝送ができないことがある。

そこで、当該機器の同期回復をする方法の要求がある。

〔従来の技術〕

第３２．３３図は、従来例に係る説明図である。

第３２図（ａ）、（ｂ）は、従来例に係る同期回復方法
を説明する図であり、同図（ａ）は標準ホームバスシス
テムの構成を模式する図を示している。

図において、１はホームバスコントローラ（ＨＢＣ）、
２は家電機器、ＡＶ　（Ａｕｄｉｏ　Ｖｉｓｕａｌ）機
器、セキュリティ関連機器等の各情報機器（Ａ−Ｄ）、
３はホームバス（情報伝送線）であり、ＨＢＤはホーム
バスデータを示している。

これ等により標準ホームバスシステムを構成する。

同図（ｂ）は、ホームバスシステムにおけるパケット間
の伝送規格を説明する図である。

図において、４は情報データや制御コードデータを有す
る当該パケット（シリアルデータ群）であり、５は当該
パケットより１つ前のパケットを示している。なお、同
報通信の場合は、相手が特定されないので、ダミーコー
ドとＡＣＫ／ＮＡＫとのデータ制御コードは無くなり、
個別パケットの場合は、相手先の了承（Ａ（Ｊ）や不承
認（ＮＡＫ）データの回答を得るため、ダミーコードと
ＡＣＫ／ＮＡＫは付属される。

また、Ａは休止期間（２２（ｂｉｔ　）　＋１０　（ｍ
ｓ）　）であり、同報通信時における同報パケット間の
シリアルデータ伝送時の休止期間を示している。

Ｔａは休止時間（１０（ｍｓ）　）であり、個別通信時
における個別パケット間のシリアルデータ伝送時の休止
時間を示している。なお、ＴＦは同期回復監視時間（２
０８（μｓ〕）であり、ホームバスコントローラ１や各
情報機器２のバス制御回路の状態レジスタ等によりホー
ムバスを監視するために要する時間である。

第３３図（ａ）、（ｂ）は、従来例に係る同期回復方法
の課題を説明する図であり、同図（ａ）は、同期回復を
説明する図を示している。

図において、同期回復とはホームバス上の同報パケット
や個別パケットのデータの終了部分ＤＦから通信動作開
始可能時Ｂの間を規格化された一定期間Ａ　（２２（ｂ
ｉｔ　）　＋１０　（ｍｓ）　）に当該情報機器の通信
動作を整合させることを示し、例えば当該情報機器がＤ
Ｆ＜Ａ＜Ｂの間にホームバス上にデータを送信したり、
受信したりする通信動作は、当該情報機器の同期が取れ
ていない状態を示している。なお通信動作開始可能時Ｂ
に通信動作をした当該情報機器は、規格されたホームデ
ータバスに同期が取れた状態を示している。

なお、従来例の同期回復方法は、機器の立ち上げ時及び
ノイズ等により、同期が取れていない（同期がずれた）
場合には、一定期間Ａにデータが存在しない期間、例え
ば休止期間（２２（ｂｉｔ　）＋１０　（ｍｓ）　）の
空間を捜すことにより、同期が取れたか、取れていない
かを判断していた。

同図（ｂ）は、個別パケットが連続してデータバス上に
伝送されるパケットと、その休止期間との状態を示して
いる。

〔発明が解決しようとする課題〕

従って、第３３図（ｂ）において、特定通信機器に対す
るシリアルデータとして、ＡＣＫ／ＮＡＫを附加した個
別パケットが伝送される場合、すなわち休止時間＝１０
　（ｍｓ）の間隔で正常なパケットが連続してホームバ
ス上に伝送されている場合、当該情報機器は、伝送規格
である最低限必要な休止期間（２２（ｂｉｔ　）　＋１
０　（ｍｓ）　）を捜し続けている。

このため、この期間を見出すことのできない当該情報機
器は、この個別パケットの伝送が終了するまで同期の回
復ができない。

これにより、例えば機器の立ち上げ等による「短いノイ
ズ」のために該ノイズの終了部分から休止期間を見出そ
うとして、同期が狂っている場合、当該機器のみが同期
がずれて、早期に同期回復をすることができないという
問題がある。

本発明は、かかる従来例の課題に鑑み創作されたもので
あり、データバス上のパケット間の休止期間を見出す方
法に加えて、同期がとれない状態においても、早期に同
期を回復することを可能とするデータバスシステムの同
期回復方法の提供を目的とする。

更に本発明の他の目的はかかる同期回復方法において同
期ずれに容易に対処しえると同時にノイズ等による誤動
作の影響を受け難いシステムを提供するものである。

〔課題を解決するための手段〕

本発明のデータバスシステムの同期回復方法は、その原
理フローチャートを第１図に、その一実施例を第２〜３
１図に示すように、データバスを介して規格された休止
期間を含むシリアルデータを伝送するデータバスシステ
ムにおいて、Ｐｌでデータバスシステムが同期の有無に
拘らず受信動作をし、Ｐ２で１パケツト工ラー発生の有
無を見出し、ＹＥＳの場合はＰ、に戻り再度受信動作を
し、Ｎｏの場合、かつＰ３で正常パケットが受信できり
場合に、Ｐ４で当該データバスシステムが同期回復がと
れた状態とすることを特徴とし、上記口的を達成する。

〔作　用〕

本発明によれば、当該データバスシステムの同期回復に
ついては、データバス上のシリアルデータをまず受信し
て、その受信したデータが１パケットエラーでなく、正
常パケットである場合について、当該データバスシステ
ムの同期が回復した状態としている。

このため、従来のように、例えば個別パケットが連続し
てデータバス上に伝送される場合であっても、休止期間
（２２（ｂｉｔ　）　＋１０　（ｎ’ｓ）　）を捜す手
順を省くことができる。

これにより早期に当該データバスシステムの同期回復を
することが可能となる。

父上記した方法ではノイズを拾ってしまう可能性がある
ため、本発明にかかる他の同期回復方法は上記した同期
回復方法の応用しつつ、更にパケット毎の同期がとれて
いる時は、第３４図（ａ）の様に休止期間又は休止時間
内では受信データを受け入れない様にし、エラー等が発
生して同期がとれていない状態になった時には第３４図
（ｂ）の様に休止時間又は休止期間の全ての部分で受信
データを受け入れるようにし、早急な同期回復をはかる
とともに、その後、同期がとれたら再びデータを受け入
れないようにするものである。

〔実施例〕

次に図を参照しながら本発明の実施例について説明をす
る。

第２〜３１図は、本発明の実施例に係るデータバスシス
テムにおける同期回復方法を説明する図であり、第２図
は、本発明の実施例に係るデータバスシステムの構成図
を示している。

図において、１１はマイクロプロセッサ、１２はバス制
御回路、１３はホームバスドライバレシーバ、１４は基
本周波数発生器、ＨＢはホームバスである。

なお、マイクロプロセッサ１１と、バス制御回路１２は
データバス（ＤＡＴＡ　（Ｄ　Ｏ〜Ｄ７））線とアドレ
スバス（Ａ　ｏ　＝　Ａ　ｔ）線、チップセレクト（τ
丁）線、ライト信号（ＷＲ）線、リード信号（ＲＤ）線
、リセット信号（ＲＥ！５ＥＴ）線、割込信号（ＩＲＱ
）線によって接続されている。これらの信号線に接続さ
れるバス制御回路１２の端子はそれぞれ以下の為の端子
である。

アドレスバスＡ０〜Ａ２に接続されている端子は、内部
レジスタ（本発明の実施例におけるバス制御回路１２は
後述するが８個のレジスタを有している）を選択する端
子であり、アドレス信号Ａ０〜Ａ２により、レジスタＴ
ＸＤＲ，ＲＸＤＲ，ＡＫＲ，ＣＣＲ。

５ＴＲＩ、　５ＴＲ２，ＭＤＲ，ＭＬＣノイずれがが選
択される。

チップセレクト信号端子はバス制御回路１２にマイクロ
プロセッサ１１が選択した特に加わる端子であり、“Ｌ
ｏ”の時に選択され、バス制御回路１２の各レジスタへ
の書き込みや読み出しが可能となる。

ライト信号端子は各レジスタにデータを書き込む時に“
Ｌ　Ｉ＋信号を加える端子、リード信号端子は各レジス
タからデータを読み出す時に“Ｌ”′を加える端子であ
る。そして、ライト信号端子にＬ　ＩＩが加わると、ア
ドレス信号端子から加わるアドレス値すなわちレジスタ
指示値で指示されるレジスタにデータバスから加わるデ
ータを格納し、リード信号端子に“Ｌ”が加わると、ア
ドレス信号端子から加わるレジスタ指示値で指示される
レジスタの内容をデータバスに出力する。

リセット端子はバス制御回路１２をリセットするための
端子であり“Ｌ”が加わるとバス制御回路１２は各レジ
スタの値を初期化する。

割り込み信号端子はバス制御回路１２が出力する端子で
あり、例えば１バイトのデータを受信した時等にその端
子から“Ｌｏ”が出力される。

マイクロプロセッサ１１には図示しないがＲＯＭやＲＡ
Ｍ等が接続されており、ＲＯＭに格納されているプログ
ラムを実行して、バス制御回路１２介して後述するホー
ムバスの制御チャンネル（ＣＨ）に制御データ等を送受
信する。尚、マイクロプロセッサ１１には、アドレスバ
スＡ。−Ａ２の他にそのアドレスバスの上位ビットを例
えばＡ　Ｉｓ　”＝　Ａ　３を有しており、ＲＯＭやＲ
ＡＭ等はこれらアドレスバスＡ　Ｉｓ　−Ａ　６に接続
されて、プロセッサ回路として動作する。

一方、バス制御回路１２は前述した端子の他にホームバ
スドライバ・レシーバ１３に接続している端子（ＨＢデ
ータ（ＲＸＤ）入力端子、ＨＢデータ（＋）方向出力端
子、ＨＢデータ（−）方向端子）、さらには基本周波数
発生器１４からクロック信号ＣＬＫが加わるクロック入
力端子を有している。

なお、基本周波数発生器１４は４．９　ＭＨｚや６１４
．４ＫＨｚクロック信号を出力するものであり、バス制
御回路１２はこの２個の内の１個の周波数の信号が加わ
った時にその周波数を指示するクロックセレクト信号（
Ｃ３ＥＬ）が加わるクロックセレクト端子をも有してい
る。

第３図は、本発明の実施例に係るデータバスシステムの
バス制御回路１２の回路構成図である。前述したデータ
（ＤＡＴＡ）、アドレス信号Ａ０〜Ａ２、ライト信号Ｗ
丁、リード信号ＴＴ、チップセレクト信号で丁、リセッ
ト信号弁■イ、クロック信号ＣＬＫ、割込信号Ｔ丁可、
クロックセレクト信号Ｃ３ＥＬがバッファ回路１５（Ｃ
ＰＵ−１１０）に加わっており、バッファ回路１５はこ
れらの信号を目的とする各回路に加える。

クロック信号ＣＬＫはマスタクロックとしてクロック生
成回路１６とエツジ検出回路１７に加わる。

クロック生成回路１６は後述する各回路のクロックを発
生し、それぞれに加える。

エツジ検出回路１７には受信データすなわちデータバス
上の同報パケットや個別パケットなどのＨＢデータ（侶
は）が加わっており、エツジ検出回路１７がマスタクロ
ックからデータのエツジを検出した時には後述する休止
カウンタ１８、状態カウンタ（ＭＤＲ）　１９にデータ
エツジを検出したすなわちデータの受信を開始したこと
を出力する。

ＨＢデータ（ＲＸＤ）はエツジ検出回路１７の他にサン
プリング回路２０、競合負は検出回路２１、非短電文割
込検出回路２２に加わっている。ＨＢデータは例えば９
６００ｂｐｓのシリアルデータであり、サンプリング回
路２０は、順次シリアルデータを１ビット単位で読み取
り、ＲＸシフトレジス、り２３に加える。

また、ホームハスＨＢは２本の例えばツイスト線であり
、このホームバスＨＢに信号を送出或いは他の装置から
の信号を受信するのがホームバスドライバ・レシーバ１
３である。このホームバスＨＢに出力される信号は１デ
ータ当たり、１１ビツトより成る。

なお、第４図に本発明の実施例に係るデータ構成図を示
している。図において１データは１ビツトのスタートビ
ットＳＴ、８ビットの転送情報（転送データＢＯ〜Ｂ７
）、１ビツトのパリティビット（ＰＡ）　、さらには１
ビツトのストップビット（ｓｐ）より成る。ホームバス
ＨＢにおいては、“Ｌ“（“０″）を表している時には
正或いは負方向のパルスが存在し、“Ｈ゛（“１”）を
表している時にはパルスは存在しない。

尚、スタートビットは常に“”Ｌ”（“０″）であり、
ストップビットは常に“Ｈ“（“１勺であり、第４図の
データＢＯ〜Ｂ７はホームバスドライバ・レシーバ１３
によって常にこのようなデータを０．１の信号に変換さ
れ、受信データＲＸＤとしてバス制御回路１２に加えら
れる。

サンプリング回路２０は順次０，１の信号をサンプリン
グする回路である。ＲＸシフトレジスタ２３はサンプリ
ング回路２０から１ビット単位で加わる１転送情報の各
ビットＢＯ〜Ｂ７を受信し、シフトする。この時、ＲＸ
シフトレジスタ２３がデータをシフトする度に、パリテ
ィチエツク回路２４にもそのデータを出力しており、パ
リティチエツク回路２４では１転送情報の０或いは１の
ビット数をカウントして、１転送情報の後に加わるパリ
ティと比較する。

このパリティは、従来のような偶数パリティや奇数パリ
ティであり、１転送情報を受信するたびにデータが正常
であるかを判別し、正常でない例えば０のビット数が偶
数個でない時には、データ異常をステータスレジスタ（
ＳＴＲ２）　２９に格納する。

ＲＸシフトレジスタ２３はシリアルイン、パラレルアウ
トのシフトレジスタであり、■転送情報を受信するたび
に、その８ビツトの情報を受信データレジスタ（ＲＸＤ
Ｒ）　３０に格納する。後述するが受信データレジスタ
（ＲＸＤＲ）３０に１転送情報が格納されると、マイク
ロプロセッサ１１がこのデニタを読み出すことが可能な
フラグをオンとする信号をステータスレジスタ（ＳＴＩ
Ｉ　１　）　３１に加える。この格納によって、例えば
プロセッサがこのステータスレジスタ（ＳＴＲ１）　３
１を読み、受信フラグがオンとなっている時には、受信
データレジスタに１バイトの情報が転送されていること
を認識することができる。

前述した各回路によって、ホームバスＨＢから同報パケ
ットや個別バケットなどのデータを受信することができ
る。

レジスタ（ＴＸＤＲ／八ＫＲ）へ２８は、他の装置へホ
ームバスＨＢを介して転送情報等を送出する時の送信バ
ッファである。マイクロプロセッサ１１がこのレジスタ
（ＴＸＤｌ？／ＡＫＲ）２Ｂを選択して、転送情報等を
格納すると、ＴＸシフトレジスタ２５が読み取り、スタ
ートビットを付加して順次１ビツトのシリアルデータＳ
ＯとしてＡＭＩ回路２６と、競合負は検出回路２１に出
力する。

尚、パリティ生成回路２７には８ビツトの転送すべきデ
ータがＴＸシフトレジスタ２５を介して加わっており、
転送すべきデータに対応してパリティを発生し、そのパ
リティをＴＸシフトレジスタ２５に加える。このパリテ
ィを第４図に示したデータ構成図のごとく、１転送情報
ＢＯ〜Ｂ７につづいて、パリティビット位置に挿入し、
ＴＸシフトレジスタ２５はパリティビットＰＡを出力す
る。そしてこのパリティビットＰＡの後にＴＸシフトレ
ジスタ２５はストップビットＳＰを挿入して１データを
送出終了する。

コントロールコードレジスタ（ＣＣＲ）　３２からは送
信制御部３３に制御信号が加わっており、送信制御部３
３はこの信号によって前述のレジスタ（ＴＸＤＲ／ＡＫ
Ｒ）　２ＢからデータをＴＸシフトレジスタ２５に読み
出し、そして順次１ビット単位での送出を制御する信号
をＴＸシフトレジスタ２５に加えている。この制御によ
って前述のシリアルデータＳＯがＴＸシフトレジスタ２
５から出力される。

なお、ホームバスＨＢにおいては、シリアルデ−タの転
送における電流の直流分を無くするため、第４図に示す
ような正方向と負方向のパルスをデータが“０”の時に
繰り返し発生している。この繰り返しを制御し、正方向
、負方向のパルスを出力すべき制御信号を発生するのが
ＡＭＩ回路２６である。

このＡＭＩ回路２６にはシリアルデータＳＯが加わって
おり、例えば第４図に示すような“ｏｏｏｏｏｏ。

０００１”なるシリアルデータの時には送信データ信号
ＴＹＴ、ＴＸＬが順次正方向や負方向のパルスを発生し
て“０゛を表している。

なお、この関係を第５図の本発明の実施例に係るＴＹ■
、′Ｔ′Ｔｒ：データの説明図に示している。

第６図は、本発明の実施例に係るホームバスドライバ・
レシーバ１３の送信回路図である。

図において、送信データ’ＴＴＴ、ＴＸＴはそれぞれイ
ンバータ１１．１２さらには抵抗Ｒ１，Ｒ２を介してト
ランジスタＴｒｌ＋　Ｔｒｚのベースに加わっている。

トランジスタＴｒ＋＋　Ｔｒｚのエミッタは接地され、
コレクタは１次側の中間点が電源ｖ８に接続されたトラ
ンスＬの１次側の両端に接続されている。そしてトラン
スＬの２次側の両端はコンデンサＣＩ、Ｃ２を介してホ
ームバスＨＢに接続されている。送信データＴＸＨがイ
ンバータ１１に加わっているので、第６図のような構成
の場合には、ビットＳＴＯ，Ｂｌ、Ｂ３．Ｂ５．Ｂ７に
おいてトランジスタＴｒ１がオンとなる。また送信デー
タＴてｒがインバータ１２に加わっているので、ビット
ＢＯ，Ｂ２．Ｂ４．Ｂ６．ＰＡにおいてトランジスタＴ
ｒ、がオンとなる。

トランジスタＴｒｌがオンとなった時には、電源ＶＢか
ら、１次側の中間点を介してトランジスタＴｒ、が接続
されている側に電流が流れ、その結果としてホームバス
ＨＢに正方向のパルスが出力される。これに対し、トラ
ンジスタＴｒｚがオンとなった時には、その逆となり、
負方向のパルスがホームバスＨＢに出力される。なお、
コンデンサＣＩ、Ｃ２は、直流セットや低周波帯域とセ
ットする為の素子である。ホームバスＨＢではバスを介
して電力を供給するような場合もあるので、このコンデ
ンサによって直流分がカットされる。

ホームバスＨＢの各情報の伝送においては、アック信号
ＡＣＫやナック（ノットアクルッジ）信号ＮＡＫを送出
して送信した相手の機器がデータを受信したか否かを判
定している。このアック信号ＡＣＫやナック信号ＮＡＫ
は、−船釣には伝送すべきデータすなわち一情報として
扱われている。このため、送信すべきデータを記憶する
レジスタは従来では１個であるが、本発明においては２
個設け、このデータ用とアック用とに分けている。

第７図は、本発明の実施例に係る第３図のレジ、ｌ　（
ＴＸＤＲ／ＡＫＲ）２Ｂの構成図である。

図において、バッファ回路１５から入力される８ビツト
のデータがデータ用レジスタ２８−１とＡＣＫ／ＮＡＫ
用レジスタ２日−２に分けられて格納さる。後述するが
、このデータ用システム（ＴＸＤＲ）　２８−１とＡＣ
Ｋ／ＮＡＫ用レジスタ２８−２はバッファ回路１５を介
して別々にそのデータが格納される。

送信制御部３３は、これらのレジスタを選択する選択信
号をレジスタ（ＴＸＤＲ／ＡＫＲ）　２Ｂに加えており
、この選択信号は第７図におけるセレクタ２８−３に入
力する。セレクタ２８−３はデータ用レジスタ２８−１
のデータ或いはＡＣＫ／ＮＡＫ用レジスタ２８−２の一
方をこの選択信号で選択する回路であり、この選択され
たデータがＴＸシフトレジスタ２５に加わる。

これにより、送出すべき情報であるデータは２個のレジ
スタに格納され、必要な時にそのレジスタを選択して送
出している。このレジスタの選択は情報を送出するのか
或いはＡＣＫ信号等を送出するのかを目的によって行っ
ており、マイクロプロセッサ１１からレジスタへの書き
込みは、これらの用途によって書き込みの変換のみでな
く、データやＡＣＫ信号の手順を検出することなく、プ
ログラムを作成することができる。

第３図の本発明の実施例に係るバス制御回路においては
、８個のレジスタを有し、これらのレジスタはバッファ
回路１５を介してリード或いはライトされる。書き込み
はレジスタＣＣＲ，ＴＸＤＲ／ＡＫＲであり、バッファ
回路１５からの指示すなわちマイクロプロセッサ１１か
らの書き込み指示によってそれぞれ目的のレジスタに書
き込まれる。読み出しはレジスタＲＸＤＲ，ＣＣＲ，５
ＴＲＩ、　５ＴＲ２，ＭＤＲ，ＭＬＣであり、アドレス
信号Ａ０〜Ａ２の値によりデータセレクト回路３４はそ
れぞれ出力を選択してバッファ回路１５を介してマイク
ロプロセッサ１１のデータ（ＤＡＴＡ）バスに出力する
。

送信データレジスタＴＸＤＲは書き込み専用の８ビツト
レジスタである。データバスＨＢ上に送出するデータは
ＡＣＫ／ＮＡＫ以外はマイクロプロセッサ１１によって
このレジスタに書き込む。

また、このレジスタにデータを書き込むことにより一連
のデータ送信動作を開始する。

受信データレジスタＲＸＤＲはホームバスデータ読み込
み専用の８ビツトレジスタである。レジスタＡＫＲ（へ
ＣＫ／ＮＡＫ送信レジスタ）はＡＣＫ／ＮＡＫ送信用の
書き込み専用の８ビツトレジスタである。このレジスタ
に値が書き込まれると、次のＡＣＫ／ＮＡＫ送信可能期
間にデータを送出する。

ただし、回報、短電文割り込み、パケットエラー（デー
タ受信エラー、ライトロストデータエラー）で送信が不
要な場合は送信しない。また、次のパケットにまたがっ
て送信することはない。コントロールコードレジスタＣ
ＣＲは制御用の読み出し、書き込みが可能なフラグレジ
スタである。上位４ビツトを０Ｈ（１６進）にすること
によりモード１が、６Ｈにすることによりモード２がセ
レクトされる。また、リセットを解除する時は、ＲＥＳ
フラグ以外のＣＣＲのフラグは無視される。

第８図は、本発明の実施例に係るモード１におけるレジ
スタＯＣＲのビット構成図である。

図において、ビットｂｉｔ７〜ｂｉｔ４がモード１を指
示する領域であり、ＯＨをこの領域に書くことによって
モード１となる。そして、ビットｂｉｔ３は短電文割り
込みフラグＳＭＩであり、このフラグが“１”の時に、
短電文割り込みが可能な区間（長電文でＭＤＲ＝　８　
）で短電文割り込みを発生する。また、自分が送信中の
長電文に割り込みをかけることもでき、短電文割り込み
動作は送信とは全く関係なく動作させることができる。

尚、このフラグは状態カウンタ（ＭＤＲ）が”１″にな
った時か同期回復期間中で状態カウンタ（ＭＤＲ）が“
２”になった時に“０゛°になる。

ビットｂｉｔ２はリセットフラグＲＥＳであり、このフ
ラグが“０゛になると、全ての状態を初期状態に戻し動
作を停止する。送信中にこのフラグが“０゛′になると
、その時点で送信を打ち切り、後にビットが残っていた
場合にはそれらのビットは送信しない。

また、このフラグは１°”になると動作を開始する（同
期回復期間になる）。リセット端子によりリセットがか
かった場合や電源投入時から本ＩＣを動作を開始させる
には、マイクロプロセッサ１１から“１°゛をセットす
る必要がある。

ビットｂｉｔｌは受信割り込みマスクフラグＲＩＭであ
り、このフラグが“０”の時には、１パケツト内におい
て受信、短電文割り込み、データ受信エラー、リードロ
ストデータ、フレーミングエラー、パリティエラー、Ａ
ＣＫ／ＮＡＫエラーの割り込み発生を停止する。但し、
このフラグはＩＲＱ端子の出力をマスクするのみでｌＮ
ＴＲフラグそのものは通常に動作する。また、°“１°
゛の時は通常に割り込みを発生する。このフラグは状態
カウンタ（ＭＤＲ）が“１”になった時か、バス上にデ
ータが無い期間が１０１１１ｓ　＋　２２ｂｉ　を続い
て同期回復期間が解除になった時に“１゛になる。ただ
し、同期回復期間中でもこのフラグに“１°”を書き込
むことにより割り込みを発生させることができる。

これにより、休止期間１０ｍ５＋２２ｂｉｔを待つこと
なく受信動作をすることができる。

ビットｂｉｔＯは送信割り込みマスクフラグＴＩＭであ
り、このフラグが“０°”の時には、１パケツト内にお
いて送信、競合負け、ライトロストデータの割り込みを
発生させない。ただし、このフラグはＩＲＱ端子の出力
をマスクするのみでｌＮＴＲフラグは通常に動作する。

また、１”′の時は通常に割り込みを発生させる。この
フラグは状態カウンタ（ＭＤＲ）が“１°“になった時
かバス上にデータが無い期間がＩｏＩＩＩｓ　＋　２２
ｂｉ　を続いて同期回復期間が解除になった時に１”に
なる。ただし、同期回復期間中でもこのフラグに“１°
゛を書き込むことにより割り込みを発生させることがで
きる。

第９図は、本発明の実施例に係るモード２におけるレジ
スタＣＣＨのビット構成図である。

図において、ビットｂｉｔ７〜ｂｉｔ４がＯＨの時にモ
ード２になる。このモードにおいて、ビットｂｉｔｌは
同報ＷＢＲＣであり、このフラグを“１゛にセットした
場合、以後、現在送受信中のパケットを回報パケットと
して動作する。“０゛をセットした場合は、逆に個別パ
ケットとして動作する。

ビットｂｉｔＯは長電文フラグＬＭｆ！Ｓであり、この
フラグを１”′にセットした場合、以後現在送受信中の
パケットを長電文パケットとして動作する。

′“０”をセットした場合は、逆に短電文パケットとし
て動作する。

ステータスレジスタ（ＳＴＲ１）　３１はバス上及びパ
ケット等の状態を示す読み込み専用のフラグレジスタで
ある。

なお第１０図に本発明の実施例に係るステータスレジス
タ（ＳＴＲ１）　３１のビット構成図を示している。

図において、ビットｂｉｔ７は割込フラグｌＮＴＲであ
る。このフラグはＩＲＱ端子と同様な信号であり、デー
タの入出力等の割り込みが必要な場合に“１°′になり
、ＣＰＵにすなわちマイクロプロセッサ１１に割り込み
をかける。マイクロプロセッサ１１がステータスレジス
タ（ＳＴＲ１）　３１を読むことによってＩＲＱ端子は
“Ｈｏ”に、またこのフラグは“０”になる。このフラ
グは状態カウンタ（ＭＤＲ）が“１゛。

になった時か同期回復期間中に状態カウンタ（ＭＤＲ）
が“２”になった時に“１”になる。

ビットｂｉｔ６は被短電文割込フラグＲ３Ｍ　Ｉである
。

短電文割り込みを検出した場合（長電文のデータ部分で
ストップビットが“０”になった時）に“１”°となる
。また、このフラグは状態カウンタ（ＭＤＲ）が“１”
になった時か同期回復期間中で状態カウンタ（ＭＤＲ）
が“２°”になった時に“′０°“になる。長電文の判
断は「優先コード」でおこない、このフラグが“１″に
なった時（短電文割り込みが発生した時）には、ＦＥ（
フレーミングエラー）フラグはセットされない。

ビットｂｉｔ５は競合負はフラグＣＤである。競合負け
については後述するが、このフラグは「優先コード」と
「自己アドレス」において、送信データと受信データが
異なる場合「競合負け」とし、このフラグが“１°゛に
なる。よって、パリティビット及びストップビットが異
なる場合でも「競合負け」となる。

ビットｂｉｔ　４は送信中ソラグＴＸであり、データ送
信時に“１“′になる。また、このフラグは状態カウン
タ（ＭＤＲ）が“１パになった時か同期回復期間中で状
態カウンタ（ＭＤＲ”）が“２゛になった時に、“０″
になる。また、競合負け（ＣＤフラグセット時）、短電
文割り込み時（短電文割り込み発生後ＭＤＲが０→１の
部分）にも“０゛になる。

ただし、データ受信後のＡＣＫ／ＮＡＫ送信時では′１
′′にはならない（初期値：０）。ビットｂｉｔ　３は
エラーフラグＥＲＲであり、ステータスレジスタ（ＳＴ
Ｒ２）　２９のエラーフラグ（ＲＤＥ、　ＷＬＤ。

ＲＬＤ、　ＰＲ，ＰＥ、　ＡＫＢ）のどれかが°“１°
°になった時にこのフラグは“１”′になる。このフラ
グはＳＴＲ２のエラーフラグのＯＲをとったものである
。また、ステータスレジスタ（ＳＴＲ２）　２９を読む
か状態カウンタ（ＭＤＲ）が“′１°゛になった時か同
期回復期間中で状態カウンタ（ＭＤＲ）が“２″になっ
た時に“０１１になる。

ビットｂｉｔ２は同報フラグＢＲＣである。このフラグ
は“１゛の時は受信中の電文が「同報」パケットである
ことを示しており、“°０°”の時は「個別」パケット
を示している。このフラグは状態カウンタ（ＭＤＲ）が
“４゛になった時に優先コードのｂｉｔ６の値がセット
される。また、状態カウンタ（ＭＤＲ）が“１°”にな
った時か同期回復期間中で状態カウンタ（ＭＤＲ）が“
２”になった時に“ＯＩ＋になる。

ビットｂｉｔｌはデータ受信完了フラグＲＸＲＤＹであ
る。マイクロプロセッサ１１にデータを渡すことができ
る状態の時に“°１°“になる。マイクロプロセッサ１
１がデータを受け取ると“′０′”になり、また、状態
カウンタ（ＭＤＲ）が“°１″になった時か同期回復期
間中で状態カウンタ（ＭＤＲ）が“２°゛になった時に
“０゛になる。

ビットｂｉｔｏば送信完了フラグＴＸＲＤＹである。

マイクロプロセッサ１１からデータを受け取ることがで
きる状態の時に“°１”になり、マイクロプロセッサ１
１からデータを受け取ると“０”になる（初期値：１）
。

ステータスレジスタ（ＳＴＲ２）　２９はバス上及びパ
ケットのエラー等を示す読み込み専用のフラグレジスタ
である。

なお第１１図に、本発明の実施例に係るステータスレジ
スタ（ＳＴＲ２）　２９のビット構成図を示している。

図において、ビットｂｉｔ７〜ｂｉｔ　２まではエラー
フラグで、エラーパケット発生によりセットされる。

ＲＤＥ、　ＷＬＤはこのレジスタを読むか同期回復期間
中で状態カウンタ（ＭＤＲ）が“２°゛になった時に“
０°゛となり、また、ＲＬＤ、　ＦＥ、　ＰＲ，ＡＫＥ
はこのレジスタを読むか状態カウンタ（ＭＤＲ）が“１
′′になった時か同期回復期間中で状態カウンタ（ＭＤ
Ｒ）が“２°°になった時に“０パになる。

ビットｂｉｔ７はデータ受信エラーフラグＲＤＥであり
、本発明の実施例においては、受信中は１キヤラクタ毎
にスタートビットで同期をとる。この時、スタートビッ
トが正常に検出できなかった場合、このフラグが“１″
になる。また、電文長コードより多くデータが受信され
た時にも“Ｉ　ＩＩになる。ただし、ＡＣＫ／ＮＡＫ受
信のエラーではこのフラグは動作しない。尚、このフラ
グが°“１゛になると同期回復期間に入る。

ビットｂｉｔ　６はライトロストデータフラグＷＬＤで
あり、次のキャラクタの送信開始までにキャラクタデー
タが、送信データレジスタ（ＴＸＤＲ）に書き込まれて
いなかった場合、このフラグが“′１”になる。このエ
ラー発生時には、送信は停止して同期回復期間に入る。

ビットｂｉｔ５はリードロストデータフラグＲＬＤであ
り、受信データレジスタ（ＲＸＤＲ）にデータが存在す
るときに、さらに次のデータがバスから入力された場合
（この時、ＲＸＤＲの値は新しいデータに変わる）に“
ビになる。ただし、ＲＸＤＲを読まずにステータスレジ
スタ（ＳＴＲ２）　２９を読んで“′０゛にした場合に
はエラーの要因がクリアされていないので次の割り込み
発生時に再びこのフラグが立つ。エラーの要因はＲＸＤ
Ｒを読むことによりクリアする（初期値：０）。

ビットｂｉｔ４はフレーミング・エラーフラグＦＥであ
り、長電文のデータ部分以外でストップビットが“１”
°になった場合“１°“になる。

ビットｂｉｔ３はパリティ・エラーフラグＰＥであり、
前述したパリティチエツク回路２４がパリティエラーを
検出すると“１゛となる。本発明の実施例においては、
パリティは偶数パリティである。

ビットｂｉｔ２はＡＣＫ／ＮＡＫエラーフラグＡＫＥで
あり、Ａ　ＣＫ／Ｎ　Ａ　Ｋのスタートビットが±１３
１１ＳＯ範囲内に検出できなかった場合“１°゛となる
。

ビットｂｉｔｏは同期回復期間フラグＤＲＥであり、リ
セット直後またはデータ受信エラー（ＲＤＥ　）、ライ
トロストデータエラー（ＷＬＤ　）が発生した時にこの
フラグが“′１゛になり同期回復期間になる。

同期回復期間が終わるとこのフラグは“０゛になり通常
モードとなる。

レジスタ１９（状態カウンタ）ＭＤＲは受信中の同報パ
ケットや個別パケットなどのデータバスＨＢ上の状態を
示す。Ｏ（ＯＯＨ）〜１１（ＯＢＨ）までの値をとる読
み込み専用のレジスタである。本発明の実施例において
は、複数のコードより成るパケット単位の情報であるデ
ータを送受信しており、状態カウンタＭＤＲはこれらの
コードの送受信の状態をも指示している。

第１２図〜第１５図は、本発明の実施例に係る状態カウ
ンタの状態説明図であり、第１２図は、本発明の実施例
に係る個別パケット時の状態カウンタの動作説明図、第
１３図は本楯明の実施例に係る回報パケット時の状態カ
ウンタの動作説明図、第１４図は本発明の実施例に係る
同期回復期間時の状態カウンタの動作説明図、第１５図
は本発明の実施例に係るＡＣＫ／ＮＡＫエラー時の状態
カウンタの動作説明図を示している。

なお、各図はｌＮＴＲフラグが立った時点での状態カウ
ンタの値とバスデータの状態を示している。

スタートビットの間は前の状態カウンタの値が続いてい
る。

状態カウンタ、すなわちレジスタ１９にはビットカウン
タ３５、エツジ検出回路１７、休止カウンタ１８、被短
電文割込検出回路２２が接続している。ビットカウンタ
３５は図示しないがサンプリング回路２０やＲＸシフト
レジスタ２３からの信号が加わっており、現在受信して
いるビット位置を求めている。このビットカウンタ３５
からの受信データのビット検出信号によって、現在どの
状態にあるかを求めている。

なお第１６図に、本発明の実施例に係る状態カウンタ値
とその状態図、第１７図に、本発明の実施例に係る状態
遷移図を示している。

ここで、状態カウンタ値が０の時すなわち状態ＳＯはリ
セット解除やバス上にデータが存在したり、その後の２
２ｂｉｔや４４ｂｉｔ期間バス空き検出期間である。そ
の状態ＳＯにおいて、データが受信されなくなってから
１０ｍ５ｅｃ−２２ｂｉｔ分の時間２０８μｓｅｃが休
止期間（状態Ｓｌ）であり、この期間後に状態Ｓ２とな
る。

休止カウンタ１８にはビットカウンタ３５、エツジ検出
回路１７、パケット状態レジスタ３９のそれぞれの出力
が加わっており、これらの出力から休止カウンタ１８は
休止時間を求めている。

休止時間の前半の状態カウンタ（ＭＤＲ）　１９が“°
０”の部分では、バス上にデータがあってもパケットと
は認めない。データの無い時間が通常２２ｂｉｔ、同報
の場合は４４ｂｉｔ分続くと次の状態に変化する。

これは、「電文長コード」と実際のデータ長が一致して
いないようなパケット、またはリセット直後の同期の調
整の為である。なお、本発明の実施例では、休止期間２
２ｂｉ　ｔ　＋　１０ｍ５にパケットが入って来た場合
、受信を通常時と同じ様に行い、エラーが発生せずに正
常に受信できた場合同期が回復する。

また、送信の時は休止時間が終わってから送信を始める
。但し、競合監視期間中に他の装置が送信を開始した場
合には、それに合わせて送信する。

状態カウンタ１９が“０”の部分でデータが入って来た
場合にはデータ受信エラーとなり同期回復期間になる。

その後、状態カウンタ１９は“２“になる。

状態カウンタ１９が“２”°である時にホームバス）（
Ｂから送信要求が加わった時には状態３２’となる。尚
、この時には状態カウンタ１９の値は変化しない。状態
Ｓ２は競合監視期間であり、またデータ入力待ち状態で
ある。バス上にデータが存在する時には、状態３３，３
４，３５．Ｓ６，３７を順次通過すなわち状態カウンタ
１９の値が順次３〜７と進み、状態Ｓ８となる。

状態３３．Ｓ４，３５，３６．−３７はそれぞれパケッ
トの優先コード、自己アドレスコード、相手アドレスコ
ード、制御コード、電文長コードに対応した優先コード
期間、自己アドレス期間、相手アドレス期間、制御コー
ド期間、電文長コード期間である。状態８２〜Ｓ８はデ
ータの受信を行う状態であり、相手アドレス期間におい
て、自己のアドレスを受信したときには、正常パケット
が受信された状態となる。これにより、同期回復がされ
た状態となる。

状態８はデータ期間である。この状態においてデータす
なわち情報中に短電文割り込みが存在する時、状態カウ
ンタ１９は０となる。すなわち、状態ＳＯとなる。

被短電文割込検出回路２２は後述の第３０図に示すよう
に、状態カウンタ１９の状態Ｓ８の出力、受信データＲ
ＸＤならびにビットカウンタ３５のストップビット信号
検出の出力が加わっており、ＡＮＤ回路ＡＮＤからは、
状態カウンタ１９の値が８でストップビットの位置でさ
らにその時の受信データが“θ′　（反転しているので
“１″となる）の時に“１゛が出力され、ステータスレ
ジスタ（ＳＴＲ１）３１に加わる。これによって被短電
文割り込みが検出できる。

ホームバスＨＢシステムにおいては、ホームバスに接続
された装置から短電文の割り込みを発生することが可能
である。

短電文割り込みはホームバスシステムにおいてはストッ
プビットＳＰ中を割り込む装置が“０゛が出力すなわち
パルスを発生することによって行うことができる。この
短電文の割り込みを検出するのが、被短電文割込検出回
路２２である。すなわち、被短電文割込検出回路２２に
おいて、割り込みを検出すると、その検出信号が加わり
、状態カウンタ１９をリセットし、０（状態ＳＯ）とす
る。

また、この時には、送信制御部３３に割込検出信号を出
力し、以後の送信制御を停止させる。なお、同時にステ
ータスレジスタ（ＳＴＲｉ　）　３１にも、被短電文割
込検出信号を加え、ビット６の被短電文割込フラグＲ３
ＭＩをオン“１”とする。

データ期間（受信であるならばデータの受信）が終了す
ると状態Ｓ９に移動する。状態９はチエツクコード期間
であり、チエツクコードを受信した後、状態Ｓ１０とな
り、ダミーコード期間となる。

尚、同報時である時には状態０すなわち状態カウンタ値
をＯとする。ダミーコードの後はＡＣＫ／ＮＡＫ期間で
あり、この期間でＡＣＫ／ＮＡＫ信号を送出する。そし
てその後状態ＳＯとなる。

一方、状態Ｓ２において送信要求ありの時には、前述し
たように状態８２′　（状態カウンタの値は変化せず）
どなり、その後、状態３３′　（優先コード期間）とな
る。

複数の装置に同時に送信要求が発生し、同時にデータ等
を送出すると競合状態となる。ホームバスＨＢにおいて
、この競合状態となった時に各装置における優先度を設
け、競合した時にはその競合した装置内で最も優先度の
高い装置を優先するように構成している。

優先度は優先コードによって決定される。優先度はＤＯ
〜Ｄ７の合計８ビツトより成り“ｏｏｏｏｏｏｏｏ”が
最も高く、“１１１１１１１１”が最も低い。優先度が
高いものと低いものとが同時に優先コード期間内に優先
コードを送出すると、バス上に同時に各ビットが出力さ
れる。同時に各ビットが出力されるが、前述したように
ホームバスにおいては、“０“でパルスを出力、“°１
°“でパルスを出力しないようにしているため、“０”
で出力した装置が強制的にホームバスのビットを“０゛
としてしまう。

一方、優先レベルの低い装置は°“０°”でなく“１°
゛を送出しているので、パスライン上のデータと異なる
こととなる。このデータの変化を検出するのが競合負は
検出回路２１である。

なお、ＴＸシフトレジスタ２５のシリアル出力ＳＯと、
ホームバスドライバ・レシーバ１３の受信信号ＲＸＤと
が競合負は検出回路２１に加わっている。競合負は検出
回路２１はこの２個の信号すなわち受信信号ＴＹＴとシ
リアル出力ＳＯとを比較し、ＳＯと受信信号ｍとが一致
している時には優先度が高いか或いは競合していない場
合であり、競合負けとはならない。

しかし他の装置の優先コードが高い場合には、その優先
コードの高い方のコードが受信信号ＴＹ■として加わる
ので、競合負は検出回路２１では不一致を検出し、優先
コードの高いレベルが送出されていることを検出して、
送信制御部３３に不一致信号を加える。これによって送
信制御部３３は現在送出している優先コードの送出を停
止する。

また同時にステータスレジスタ（ＳＴＲ１）　３１に競
合負けを通知する。すなわちステータスレジスタ（ＳＴ
Ｒ１）　３１のビット５の競合負はフラグＣＤをオンＣ
１″）とする。なお第１８図に、本発明の実施例に係る
競合の説明図を示している。

図において、他の装置（ＩＦＵ）から高いレベルの優先
コードが送出され、本装置（ＩＦＵ）から低いレベルの
優先コードを出力すると、コードのＤｏにおいて、本装
置は“°０”を出力していないので、競合負けとなる。

この競合負けによって、本装置のｌＮＴＲフラグが次の
スタートビットでさらにオンとなる。また、送信フラグ
は競合負は時点以後の次のスタートビットでオフとなる
。また、前述のＣＤフラグは次のスタートビットでオン
となる。

例えば割り込みを解除している状態であるならば、マイ
クロプロセッサ１１に割り込みＩＲＱが加わる。

レジスタＣＣＲ３２のフラグ情報は割込制御部３６に加
わり、またステータスレジスタ（ＳＴＲ１＞　３１のフ
ラグ情報も制御部３６に加わっている。割込制御部３６
はこの情報が割り込み信号Ｔ１１ｆマイクロブロセッサ
１１にバッファ回路１５を介して出力する。

ここで、第１７図の本発明の実施例に係る状態カウンタ
の状態遷移図にもどって説明すれば、状態Ｓ３’におい
て、競合負けが発生した場合には次からの送信ができな
いので競合負けとなって前述の受信状態における状態Ｓ
３に移り、以後は受信状態となる。

なお、第２９図に本発明の実施例に係る競合負は検出回
路２１の論理回路図を示している。図において、当該ホ
ームバスシステムが送信中であり、状態カウンタ１９の
値が３か４である時Ｈ（１”）の信号がアンド回路に加
わる。また受信データ■Ｘ■と受信データＳＯがＥＯＲ
回路に加わり、その出力がＡＮＤ回路に加わっている。

また、それが送信中であって状態カウンタ１９が３か４
でありかつ受信データと送信データが異なった時にＡＮ
Ｄ回路より競合負は信号がステータスレジスタ（ＳＴＲ
１）　３１に加わり格納される。このような動作によっ
て競合が検出される。

一方、競合負けが発生しなかった場合には、状態３４’
に移り、自己アドレス期間となる。自己アドレス期間に
おいては、送信する自己のアドレス例えば第３図のバス
制御回路が送信する時には、当該ホームバスシステムの
自己アドレスを送信する。自己アドレス期間においても
前述と同様競合負けが発生することがある。例えば同一
レベルの優先コードの装置が複数台１個のホームバスに
存在した場合には、優先コード期間においては競合して
いるが、それぞれの装置が競合負けとなることはない。

このため、自己アドレス期間において再度競合を検出し
なくてはならない。１個のホームバス上に２個の同一ア
ドレスは存在しないので、この自己アドレス検出におい
て、完全に競合を検出することができる。この競合の検
出も前述した動作と同様であり、競合負は検出回路２１
によってなされる。この状１１ｓ４’において競合負け
が発生した時には、前述した受信状態の状態Ｓ４となる
。

一方、競合負けが検出されなかった時には、次には転送
すべき相手アドレスを送出する状態Ｓ５’すなわち相手
アドレス期間となる。そして、相手アドレスが送信終了
すると、順次制御コード期間（状態８６′）電文長コー
ド期間（状態８７′）でそれぞれ制御コードと電文長コ
ードを送る。その後にデータすなわち情報を送出する。

このデータの送出はデータ期間（状態８８′）でなされ
る。データ送出中（状態８８′）もデータ受信中（状態
Ｓ８）と同様であり、他の装置から短電文割り込みが発
生することがある。この短電文割り込みが発生した時に
は、受信状態と同様に被短電文割込検出回路２２で検出
し、状態カウンタ１９を０とする。すなわち、この時に
は状態ＳＯになる。データ期間（状態８８′）でデータ
が終了した時には次にはチエツクコード期間（状態８９
′）となり、チエツクコードを送出する。そしてダミー
コード期間（状態３１０’　）を経てＡＣＫ／ＮＡＫ期
間となり、受信装置からのＡＣＫやＮＡＫ信号を受信し
、状態ＳＯとなる。

前述した状態カウンタ１９のカウント値の変化は全てエ
ツジ検出回路１７からのデータエツジ信号によってなさ
れる。

尚、条件を満足しない場合には変化しないこともある。

例えばデータ期間（状態Ｓ８，３Ｂ’　）においては、
全データが終了するか短電文割り込みが発生するまで変
化しない。また状態１の期間はタイマ３８によって検出
され、状態カウンタ１９にタイムオーバの信号が加わっ
た時、状態カウンタ１９が変化する。タイマ３８は送信
制御部３３に加わっており、送信制御部３３はこのタイ
マ３８からの入力するタイムオーバの信号によって送信
制御を開始する。

パケット状態レジスタ３９はＲＸシフトレジスタ２３の
パラレル出力が加わっており、どのようなパケット状態
で送受信しているかを検出する回路であり、個別、同報
、短電文、同期回復等の状態があり、この状態が休止カ
ウンタ１８を介して状態カウンタ１９に加わり、状態カ
ウンタ１９はこの状態に対応して変化する。

なお、第１２図〜第１５図はそれぞれ個別時、同報時、
同期回復期間時、ＡＣＫ／ＮＡＫエラー時の状態カウン
タの動作説明図である。それぞれどの時にも順次状態カ
ウンタ１９は０，１，２，３，４゜５．６，７，８．９
と変化する。そしてその３〜９の図でそれぞれバスデー
タは優先コード、自己アドレス相手アドレス、制御コー
ド電文長コード、データ（情報）、チエツクコードと順
次変化している。そして同期回復期間が個別時には１０
．１１においてダミーコード期間とＡＣＫ／ＮＡＫ期間
がある。

尚、同期回復期間は、本実施例の装置が同期回復を行っ
ている期間である。この間では順次バスデータが変化し
、例えばこのバスデータは他の装置間のデータ転送であ
る。尚、他の装置間での転送がなく、何らデータを転送
せず、バスデータが変化しないこともある。

一方、同報時には、チエツクコード期間の後は“０′”
となっている。これは、ＡＣＫ／ＮＡＫ信号の送出が必
要としないためであり、この時にはダミーコード期間と
Ａ　ＣＫ／Ｎ　Ａ　Ｋ期間が存在せず、９０次は０とな
る。またＡＣＫ／ＮＡＫ信号時にエラーが発生した場合
、状態カウンタ１９の１０の状態から変化せず、１０か
ら直接０に変化する。

電文長カウンタ（ＭＬＣ）　５０には、ＲＸシフトレジ
スタ２３のパラレル出力が加わっており、受信状態で状
態レジスタ１９が７（状態Ｓ７）の時にＲＸシフトレジ
スタ２３のパラレル出力を取込み、装置Ｓ８において１
データすなわち情報を受信するたびにディクリメントす
るカウンタである。

例えばマイクロプロセッサ１１からこの電文長カウンタ
（ＭＬＣ）　５０の内容を読み出すことによって、受信
データがあといくつ受信すべきであるかがわかる。

なお、第２８図に、本発明の実施例に係るバスデータと
電文長カウンタ（ＭＬＣ）　５０の動作説明図を示して
いる。図において、電文長データでｎを受信した時、電
文長カウンタ（ＭＬＣ）　５０にｎがロードされ、その
後状態Ｓ９において順次データと受信するたびに−１（
ディクリメント）され、このコードを受信した時０とな
る。

第１９図は、本発明の実施例に係るデータ送信動作チャ
ートであり、動作チャートに基づいて送信動作を説明す
る。図において、マイクロプロセッサ１１が送信データ
レジスタ（ＴＸＤＲ）にデータを書き込むことによって
ＴＸＲＤＹが下がり送信準備が完了する（第１９図■参
照）。この時、ＳＭＩフラグをセットしておけば長電文
の場合には割り込みによって順次送信することができる
。そして、送信が可能な状態になると自動的に送信を開
始する（第１９図■参照）。その後、ＴＸＲＤＹフラグ
及びｌＮＴＲフラグが“′１”になり割り込みを発生し
てマイクロプロセッサ１１に次の送信データ（自己アド
レス）を要求する（第１９図■参照）。以後同様に送信
データの書き込みを繰り返す。

送信中のデータがチエツクコードになると次の１キャラ
クタ分（ダミーコード）送受信を停止して（第１９図■
参照）ＡＣＫ／ＮＡＫの送受信を行う。

また、送信データのマイクロプロセッサ１１への受け渡
しはデータ部の最後のキャラクタ送信時に終わる（第１
９図■参照）。また、この後にＴＸＤＲにデータを書き
込むと次のパケットの先頭のキャラクタ（優先コード）
となる。

尚、送信動作と同時に受信動作も行うので「優先コード
」送信以降は人力による割り込みも入ることがある（第
１９図■参照）。

一方、回報通信における送信動作は第２０図の本発明の
実施例に係るデータ送信動作（回報）チャートに示すよ
うに、個別の送信とはＡ　ＣＫ／Ｎ　ＡＫの受信がなく
なるだけで他は第１９図と同様である。

第２１図は、本発明の実施例に係るデータ受信動作チャ
ートであり、動作チャートに基づいて、受信動作を説明
する。

図において、データバス上のデータが入ってくる事によ
りて受信動作を開始する。そして、１キヤラクタ受信後
ＲＸＲＤＹフラグ、ｌＮＴＲフラグが“１”となり割り
込みＩＲＱを発生してマイクロプロセッサ１１にデータ
の入力を促す。受信データは１キヤラクタ受信後にマイ
クロプロセッサ１１に渡すので、先頭のキャラクタ（優
先コード）をマイクロプロセッサが受け取るのはＭＤＲ
＝４の時になる（第２１図■参照）。そして、最後のデ
ータはＭＤＲ＝Ｏの時に受け取ることになる（第２１図
■参照）。

また、ＡＣＫ／ＮＡＫの送信はＡＫＲを用いるが、受信
では特別にレジスタを用意してなく他のデータと同様に
ＲＸＤＲにより行う。なお、回報、長電文の判断は第２
２図の本発明の実施例に係る長電文、同報の条件図に示
すように「優先コード」によって行う。

同報通信における受信動作は、第２３図の本発明に係る
データ受信動作（回報）チャートに示すように、個別の
受信とはＡＣＫ／ＮＡＫの送信が無くなるだけで、他の
第２１図と同様である。

ＡＣＫ／ＮＡＫ送信動作はＡＣＫ／ＮＡＫの出力は前述
したように専用のレジスタを設け、通常チエツクコード
の入力後にＡＣＫ／ＮＡＫ送信レジスタ（八Ｋｉ＋）に
データをセットする事により行う（第２１図■参照）。

また、データ送受信中であればいつセットしても送信す
る。（ただし、回報、短電文割り込みの場合は事前にデ
ータがセットしく５１） てあっても送信しない。） 同期回復の処理の動作においてリセットフラグ（ＲＥＳ
　）を“′０”′→“１′″にした時（リセット解除時
）及びデータ受信エラー、ライトロストデータエラー等
の１パケットエラーが発生した時に再度同期回復の処理
を行う。この時、送受信割り込みマスクフラグは“０“
′になり、マイクロプロセッサ１１に対して割り込みを
発生させない。これらのフラグは同期回復処理が終わっ
た時に“１°°になり、割り込み・を発生させるように
なる。

また、送信に関しては、同期回復処理は行われない。

また、同期回復の処理は状態カウンタ（ＭＤＲ）が“０
″→“２′”と動作する（状態カウンタ（ＭＤＲ）が“
０°”の時にデータが入ってきた場合はデータを受信す
るがパケットとは認めずデータ受信エラー（ＲＯＥ）と
する。状態カウンタ（ＭＤＲ）が“°２”の時にデータ
が入ってきた場合には、データの受信をして同期回復の
動作をする。）そして、（１）同期回復の処理は正常な
パケット（パリティエラ−（ＰＥ）が発生していない。

）を１パケツト受信するか（２）バス上にデータが無い
期間がＩｏｍｓ＋２２ビット続くことにより終わる。し
かし、（１）でパリティエラー（ＰＥ）が発生していた
場合のパケットは同期がとれていないものとして処理し
、同期回復の処理は続き（１）、　（２）の２つの条件
の内どちらかが成り立つまでこの再度同期の回復処理を
つづける。

本発明の実施例においてはデータ受信エラー（ＲＤＥ）
　、ライトロストデータエラー（讐ＬＤ）、リードロス
トデータエラー（ＲＬＤ）　、フレーミングエラー　（
ＦＥ）　、パリティエラー（ＰＥ）　、ＡＣＫ／ＮＡＫ
エラー（ＡＫＥ）の６つを検出している。フレーミング
エラー（ＦＥ）、パリティエラー（ＰＥ）発生時はフラ
グを“１゛′にして割り込みによりマイクロプロセッサ
１１にエラーを知らせる。そして受信動作はそのまま続
ける。

ライトロストデータエラー（ＷＬＤ）　、リードロスト
データエラー（ＲＬＤ　）は次のデータの送受信の時に
チエツクされフラグを“１゛°にして割り込みによりマ
イクロプロセッサ１１にエラーを知らせる。

リードロストデータエラー（ＲＬＤ　）の場合は受信動
作はそのまま続けるが、ライトロストデータエラー　（
ＷＬＤ　）の場合は送信動作を停止し、前述した同期回
復期間に入る。

データ受信エラー（ＲＤＥ　）発生時はフラグを“１°
。

にして割り込みをかけると同時に状態カウンタ（ＭＤＲ
）を“Ｏ”にし、同時回復フラグ（ＤＲＥ）を“１“に
して同期回復期間に入る。

ＡＣＫ／ＮＡＫエラー発生時は、フラグを“１“にして
割り込みをかける。このエラーが発生すると、状態カウ
ンタ（ＭＤＲ）は“１０”→°“１０゛→“０″と変化
する。すなわちＡＣＫ／ＮＡＫが検出できなかった時は
ＭＤＲ＝１０の期間が２２ビツトとなる。

いずれのエラーフラグの場合においてもステータスレジ
スタ（ＳＴＲ２）　２９を読むか、状態カウンタ（ＭＤ
Ｒ，）が“１゛になった時か、同期回復期間中で状態カ
ウンタ（ＭＤＲ）が“２”′になった時に“０゛になる
。

一方、マイクロプロセッサ１１への割り込みの要因とし
て送信データの入力、受信データの出力、短電文割り込
み、競合負け、エラーがある。

割り込み要因の検出は、ＴＸＲＤＹフラグ、ＲＸＲＤＹ
フラグ、被短電文割り込みフラグ、競合負はフラグ、エ
ラーフラグまたは、ステータスレジスタ（ＳＴＲ２）　
２９により判断できる。また、割り込みのリセットは、
いずれの要因でも割り込みフラグを読むことによってリ
セットできる。

第３図に示した本発明の実施例に係るバス制御回路にお
いて、エツジ検出回路１７とはデータのエツジすなわち
スタートビットの検出を行う回路であり、この回路はス
タートビット検出範囲やその幅を規定して、ノイズを除
去しており、間違った電文に対し、データ受信エラー（
パケットエラー）を示すためのものである。

なお、第２４図は本発明の実施例に係るスタートビット
検出回路すなわちデータエツジ検出回路１７の回路図で
ある。

図において、この回路を機能別に分けると、スタートビ
ットの位置検出範囲とスタートビットの幅検出範囲をそ
れぞれ判定し、スタートビットがその範囲内であるかを
求めている。

なお、受信信号ｍの立ち下がり検出回路４０と立ち上が
り検出回路４１に加わっている。また、立ち下がり検出
回路４０ならびに立ち上がり検出回路４１の出力はパル
ス幅検出カウンタ４３に加わっており、パルス幅検出カ
ウンタ４３は受信信号が立ち下がってから立ち上がるま
での間カウント動作を開始し、マスタクロックの数をカ
ウントする。そしてその間のカウンタ数を範囲・パルス
幅比較回路４２に加える。

なお、第２５図に、本発明の実施例に係るスタートビッ
ト幅検出範囲の説明図を示している。図において、スタ
ートビットは立ち下がってから５２μｓｅｃ＋３９μｓ
ｅｃ　、　−１１，２μｓｅｃの範囲と規定し、範囲・
パルス幅比較回路４２はこの範囲に入ったものをスター
トビットとする。そして、スタートビット有効すなわち
データエツジ検出信号として出力する。

スタートビット有効信号はスタートビット検出範囲カウ
ンタ４４にも加わっており、スタートピットが有効とな
ってから、カウント動作を開始し、特定範囲のカウント
値の時、その範囲を指示する信号を、範囲・パルス幅比
較回路４２に加える。

立ち下がり検出回路４０の検出出力は、範囲・パルス幅
比較回路４２へ加わっており、範囲・パルス幅比較回路
４２は、この立ち下がり検出回路４０からの検出信号が
スタートビット検出範囲カウンタ４４から出力されるス
タートビット有効範囲内指示信号で指示される範囲であ
るかを検出する。

指示するならば、立ち下がり検出回路４０から立ち下が
り検出した時のパルスがＨとして加わり、またスタート
ビット検出範囲カウンタ４４から範囲内を表す時間の時
Ｈとなる信号が加わるならば、範囲・パルス幅比較回路
４２はその２個の信号のアンド論理を求め、その結果が
“Ｈ”であり、さらにパルス幅が規定値内である時にス
タートビット有効信号を出力する。

前述したスタートビット有効範囲内とは、スタートビッ
トが立ち下がる位置の範囲を規定しているものである。

なお、これは第２６図の本発明の実施例に係るスタート
ビット位置検出範囲の説明図に示すように、スタートビ
ットの立ち下がりが入力すべき位置から±１３μｓｅｃ
間を有効とするものである。

また、スタートビットの検出は全データではなく、第２
７図の本発明の実施例に係るスタートビットの位置検出
範囲の説明図に示すように、Ｘ１〜Ｘ９の範囲である。

以上のスタートビット検出回路によって、ノイズを防止
したり、間違った電文に対して、データの受信エラーフ
ラグをオンとし、パケットエラーや正常パケットのデー
タの有効性を高めている。

これ等により本発明の実施例に係るホームバスシステム
を構成し、データバスシステムの同期回復については、
第３１図の本発明の実施例の同期回復方法に係る説明図
に示すように、データバスＨＢ上のエラーパケットや正
常パケット等のシリアルデータをまず受信して、その受
信したデータが１パケットエラーでなく、正常パケット
■である場合について、当該データバスシステムの同期
が回復した状態としている。

このため、従来のように、例えば個別パケットが連続し
てデータバスＨＢ上に伝送される場合であっても、休止
期間（２２（ｂｉｔ　）　＋１０　（ｍｓ）　）を捜す
（サーチ）する手順を省くことが可能となる。

次に本発明における他の具体例について説明する。

即ち、上述した同期回復方法ではデータバスシステムが
同期しているか否かの状態に係わりなく休止期間又は休
止時間において受信されたデータを受け入れる即ち受信
動作を行うものであるため、ノイズが発生した場合には
その影響をうけやすい。

回路的にはフィルターを設けある一定幅以下のパルスデ
ータはノイズとして除去しうるが、それ以上の幅をもつ
パルスデータは拾ってしまう可能性が高く、該動作の原
因となるおそれがある。

そこで本具体例では上記データバスシステムにおいて、
パケット毎の同期がずれている状態の時にのみ第３４図
（ｂ）のようにその休止期間又は休止時間中に送信され
て来たデータを受け入れ即ち受信動作を行わせて上記し
たような方法で同期回復を行わせ、同期がとれている状
態の時は第３４図（ａ）のようにその期間内において送
信されて来たデータを受け入れない即ち受信動作を行わ
ないようにするものである。

今データシステムにおいてパケット毎に同期がとれてい
る場合について説明する。尚、本具体例は個別パケット
にも回報パケットにも共通に使用出来るものであるが同
報パケットについて説明する。第３５図に示すとおり送
信されて来たパケットの終端部ＦＣＣが受信されその時
の状態カウンタ（ＭＤＲ）のカウント値は“′９”とな
っている。その後カウンタのカウントアツプにより状態
カウンタは０に切り替えられる。この状態カウンタが“
０”′である時は第１６図に示すとおりバス空き検出期
間を示し、正常なパケットの後に余分なデータが来てい
ないかどうかを検出する期間であり、４４ビツトの時間
を設定しである。

この時間を２２ビツトに設定する場合もある。この部分
は第３４図におけるＴｃの部分に該当する。従ってこの
期間（状態カウンタがＯである時）にデータの入力がな
ければ第３５図に示すように正常と判断し、その後の状
態カウンタを１とすることによって休止時間又は休止期
間に入る。そしてこの間においてはデータが入力されて
も受信動作を行わず無視する。従ってこの期間にノイズ
が生じてもその後のシステムには誤動作が生じない。

−吉事３６図のようにパケットに誤動作が生じ、パケッ
トのＦＣＣの後に何か余計なデータＤ。が付加されてい
る場合を考える。この場合同期がずれている状態にある
。そのため状態カウンタが“０”の期間において例えば
エラーデータＤ、のスタートビットを検出するとデータ
受信エラー信号ＳＥが発生され同期回復期間信号Ｋを発
し同期回復期間に入る。ここでデータ受信エラー信号Ｓ
Ｅが検出されると状態カウンタ（ＭＤＲ”）はカウンタ
“０°“の期間（４４ビツト）が経過したのちに（Ｐ点
）“１“をとばして“２゛と設定され、データ入力待ち
の状態とされる。

この休止期間におけるデータ受け入れ可能期間は本具体
例では１０ｍ５＋２２ビット−２０８ｕ　＋　Ｄ　Ｅ期
間（２２ビツト）となる。

本具体例ではこのデータ受け入れ可能期間に入力されて
来たデータは全て受信するが、このデータは単にパケッ
ト間の同期回復手段として使用されるものであってこの
データそのものは認めるものではなく従って後段の回路
にこの受信データは送り出さない。

即ちこの入力されたデータがもし正常なパケットデータ
であったとするとその入力されたデータの終りの位置か
ら１０ｍ５＋２２ビツト遅れた位置は同期があっている
ものと判断する。又この間にノイズが入って来た時はパ
ルス幅を幅検出回路で選別してノイズであれば除去する
ことが出来る。

本具体例においてはパケットデータが正常のデータ長よ
り長かった例について説明したがパケットのデータ長が
例えばコネクターがはずれるとか電源が切れた等の原因
で短くなっている時にも応用出来、その場合にも上記と
同様パケットデータの最後部から休止期間又は休止時間
をとり、デー夕の短いことを別途判断して状態カウンタ
を“０”としその後“２°′とすればよい。

かかる具体例を実行するためのブロック図を第３７図に
示す。同図において第３図と同じ手段には同一の番号を
付しである。

本システム全体の同期をとるためのマスタクロックから
クロック生成回路１６を経てエツジ検出部１７にスター
トビットの検出範囲を決めるのに必要なりロック信号■
が供給され又受信部１００にはデータサンプル用のクロ
ック信号■が供給されている。受信データはエツジ検出
部１７と受信部１００に供給されている。

エツジ検出部１７において第３６図のパケットデータ部
における余分なデータ部り、のスタートビットが検出さ
れると異常発生信号■が発生される。

異常発生条件としては （ａ）スタートビットが来るべき所で来なかった。

（ｂ）スタートビットが来るべき所でノイズが来た場合
。

（Ｃ）スタートビットが来てはならない場所で来た。

などがある。

来るべき場所の判定には、バイトカウンタ、ビットカウ
ンタなどの値により判定する。

この信号■が発生すると各カウンタ１８．１０２゜１９
、３５をリセットしビットカウンタ３５の出力■により
カウントをスタートさせる。

前述のようにエツジ検出部１７で余分なデータ部り、を
検出しエラー信号■（スタートビットの検出による）が
出ると休止カウンタ（４４ビツトカウンタ）１８がリセ
ットされる。

そして休止カウンタ１８がデータの無い期間４４ビツト
をカウントするとカウント終了信号■を出力し状態カウ
ンタは異常の有無により１が２となる。又状態カウンタ
の出力■はエツジ検出部に入力されている。一方１０ｍ
５−２２ビットー２０８μｓカウンタ１０２は休止カウ
ンタが４４ビツトをカウントした後上記長さの休止期間
、又は休止時間をカウントする。該カウンタ１０２のカ
ウントアツプ信号■により状態カウンタの値はその時の
値が１であれば２へ変化し、又２であればそのままの値
を維持する。エツジ検出部ではこのカウントアツプ信号
■により同期ずれの状態から回復され、同期回復期間を
終了する。

一方エッジ検出部の出力■により受信部１００は入力さ
れたデータを受信するか否かを決定する。

〔発明の効果〕

以上説明したように、本発明によれば、受信したデータ
が１パケットエラーでなく正常パケットである場合につ
いて、当該データバスシステムの同期が回復した状態と
することができる。

これにより、早期に当該データバスシステムの同期を回
復することが可能となる。

又、本発明によれば、同期ずれを起していない間はデー
タを受け入れないようにすることも出来るのでノイズに
よる影響を著しく少くすることが出来る。

【図面の簡単な説明】

第１図は、本発明のデータバスシステムにおける同期回
復方法の原理フローチャート、第２図は、本発明の実施
例に係るデータバスシステムの構成図、 第３図は、本発明の実施例に係るデータバスシステムの
バス制御回路の構成図、 第４図は、本発明の実施例に係るデータ構成図、第５図
は、本発明の実施例に係るＴＹＴ、ＴＸＬデータの説明
図、 第６図は、本発明の実施例に係るホームバスドライバ・
レシーバ１３の送信回路図、 第７図は、本発明の実施例に係るレジスタ（ＴＸＤＲ／
ＡＫＲ）２Ｂの構成図、 第８図は、本発明の実施例に係るレジスタ０ＣＲ（モー
ド１）のビット構成図、 第９図は、本発明の実施例に係るレジスタ０ＣＲ（モー
ド２）のビット構成図、 第１０図は、本発明の実施例に係るステータスレジスタ
ＳＴＲ１のビット構成図、 第１１図は、本発明の実施例に係るステータスレジスタ
ＳＴＲ２のビット構成図、 第１２図は、本発明の実施例に係る個別パケット時の状
態カウンタの動作説明図、 第１３図は、本発明の実施例に係る同報パケット時の状
態カウンタの動作説明図、 第１４図は、本発明の実施例に係る同期回復期間時の状
態カウンタの動作説明図、 第１６図は、本発明の実施例に係る状態カウンタ値とそ
の状態図、 第１７図は、本発明に係る状態カウンタの状態遷移図、 第１８図は、本発明の実施例に係る競合の説明図、第１
９図は、本発明の実施例に係るデータ送信動作チャート
、 第２０図は、本発明の実施例に係るデータ送信動作（回
報）チャート、 第２１図は、本発明の実施例に係るデータ受信動作チャ
ート、 第２２図は、本発明の実施例に係る長電文、同報の条件
図、 第２３図は、本発明の実施例に係る受信動作（回報）チ
ャート、 第２４図は、本発明の実施例に係るスタートビット検出
回路図、 第２５図は、本発明の実施例に係るスタートビット幅検
出範囲の説明図、 第２６図は、本発明の実施例に係るスタートビット位置
検出範囲の説明図、 第２７図は、本発明の実施例に係るスタートビットの位
置検出範囲の説明図、 第２８図は、本発明の実施例に係る電文長カウンタの動
作説明図、 第２９図は、本発明の実施例に係る競合負けの論理回路
図、 第３０図は、本発明の実施例に係る被短電文割り込みの
論理回路図、 第３１図は、本発明の実施例の同期回復方法に係る説明
図、 第３２図（ａＬ　（ｂ）は、従来例に係る同期回復方法
を説明する図、 第３３図（ａ）、（ｂ）は、従来例に係る同期回復方法
の課題を説明する図である。 第３４図は、本発明の他の実施例を説明する図である。 第３５図は、本発明の他の実施例における同期ずれが生
じていない状態の動作を説明する図である。 第３６図は、本発明の他の実施例における同期ずれが生
じた状態の動作を説明する図である。 第３７図は、本発明における他の実施例を具体化するブ
ロック図である。 （符号の説明） １１・・・マイクロプロセッサ、 １２・・・バス制御回路、 １３・・・ホームバスドライバ・レシーバ、１４・・・
基本周波数発生器、 １・・・ホームバスコントローラ、 ２・・・情報機器、　　　　３．ＨＢ・・・ホームバス
、４・・・当該パケット、　　５・・・１つ前のパケッ
ト、Ａ−・・休止期間、一定期間（２２（ｂｉｔ）　＋
１０　（ｍｓ）　）Ｔ　ａ　・・・休止期間（１０（ｍ
ｓ）　）、ＴＦ・・・同期回復監視時間（２０８（μｓ
〕）、１７・・・エツジ検出部、　■９・・・状態カウ
ンタ、３５・・・ビットカウンタ、１００・・・受信部
、１０１・・・チエツクコードカウンタ、１０２　＝４
０ｍｓ−２２ｂｉｔ−２０８ｕカウンタ。

Claims (1)

1. 【特許請求の範囲】 １、データバスを介して規格された休止期間又は休止時
   間を含むシリアルデータを伝送するデータバスシステム
   において、 前記データバスシステムが同期有無に拘らず受信動作を
   し、１パケットエラーの発生が無く、かつ正常パケット
   が受信できた場合を同期回復がとれた状態とすることを
   特徴とするデータバスシステムにおける同期回復方法。 ２、データバスを介して規格された休止期間又は休止時
   間を含むシリアルデータを伝送するデータバスシステム
   において、パケット毎の同期がずれている状態の時には
   、その休止期間又は休止時間中は受信されたデータを受
   け入れ、かつ、１パケットエラーの発生が無く、かつ正
   常パケットが受信できた場合を同期回復がとれた状態と
   なし、一方、同期がとれている状態の時は受信されたデ
   ータをその期間内には受け入れないようにすることを特
   徴とするデータバスシステムにおける同期回復方法。