JPH0212546A - メモリ保持システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に揮発性メモリを有する電子装置のため
のメモリ保持システムに関し、特に、共通の発振器によ
りクロック制御される少なくとも２つの論理装置を有す
る電子装置のためのメモリ保持システムに関する。

発明の背景 多くの種類の電子装置がマイクロプロセッサ、マイクロ
コンビエータおよびカスタム（ｃｕｓｔｏｍ）論理集積
回路のような論理装置を含んでおり、これらはデータを
貯え、装置の種々の制御機能を実行するために使われる
。製造コストを最小にしようと努力する結果、論理装置
はしばしば共通の発振器によりクロック制御される。多
くの論理装置の蓄漬手段は揮発性メモリである。当該技
術分野の当業者に知られているように、揮発性メモリの
論理装置を含んでいる電子装置が電源から切り離される
と１．論理装置中に貯えられたデータは完全に無くなる
。このため、この種の論理装置が、バイアス電圧の供給
停止、あるいは相当な減少により種々の論理装置におい
て急速なメモリ損失が生じないように論理装置のバイア
ス電圧を保持する手段を含んでいることか望ましい。

幾つかの論理装置を含んでおり、その中の少なくとも１
つが揮発性メモリを有する装置の一例は、手で保持され
る赤外線（ＩＲ）遠隔制御装置により遠隔制御されるテ
レビ−）ｌｊン受像機である。この糧のテレビジョン受
像機は、通常、遠隔制御装置から受け増られる指令を解
読し保持するカスタム論理集積回路（ＩＣ）を含んでい
る。また、この種の受像機は、マイクロプロセッサまた
はマイクロコンキユータ、ランダム・アクセス・メモリ
（ＲＡＭ）を含んでおり、カスタム論理ＩＣから受け取
られるデータを貯え、カスタムＩＣにより必要とされる
任意のデータ操作を行ない、受像機の種々の動作機能を
実現させる。通常、論理装置の中の少なくとも１つ、し
ばしば２つが揮発性メモリを含んでおり、従って、論理
装置にバイアス電圧の供給が行なわれないときメモリ損
失を受け易い。受像機がターン・オフされるとき、論理
装置へのバイアス電圧の遮断は生じないことを理解され
たい。・々イアスミ圧の遮断は、テレビ・ジョン受像機
が交流（ＡＣ）電圧源からプラグが抜かれるとき、もし
くはＡＣ供給線の故障の際に発生する。

カスタム論理集積回路は遠隔制御装置から受け取られる
制御情報を貯える８ビットのレゾスターを含んでいる。

例えば、テレビジョンの視聴者が受像機の音量を変えた
いものと仮定する。視聴者は手で保持される遠隔制御装
置の音量キーを押す。

これにより、論理ＩＣは所望の音１変化を示すデータ・
ストリームを受け取る。このＩＣは所望の指令を８ピツ
トの値として解読し貯える。マイクロプロセッサは周期
的に論理ＩＣに問合せを行い、手持ちの制御装置から受
け堰られた指令であるかどうか決定する。所望の音量変
更は、変更を実行するのに必要な任意のデータ操作を行
ない、新しく操作されたデータをカスタムＩＣに入力シ
テ変更を実行させるマイクロプロセッサによす示すれる
。マイクロプロセッサはアナログのインターフェース装
置ＡＩＵに入力されたデータも貯える。遠隔制御装置か
らの変更の受け堰りとその指令の実行の間の遅れは数ミ
リセカンドの程度であり、視聴者は１ましくない遅れに
気づかない。

先に述べた型式の受像機か最初に視聴者の家庭に据え付
けられるとき、受像機は視聴者の家庭で利用可能な標準
の１１（１”ルトのＡＣ電源により作動される。視聴者
には局地チャンネルあるいはケーブルで利用可能なチャ
ンネルを走査するためのチューナのプログラム方法に関
する命令が書いである説明書が与えられる。また、視聴
者は、受像機に含まれているクロックの設定のような他
の機能をプログラムによりＩＣメモリに入力するように
指示される。論理装置が揮発性メモリ装置であるとき、
受像機への電源が瞬間的に遮断されると、貯えられた全
てのデータが消えてしまい、視聴者は受像機を完全に再
度プログラムし直さなければならない。従来技術におい
て、電源が遮断された後の一定時間の間、メモリへの電
圧を保持するために論理装置のバイアス端子にコンデン
サを設けてメモリの保持を行っている。

この論理装置はクロック用発振器を必要とするものであ
り、受像機の製造コストを最小にするために受像機中の
全ての論理装置について同じ発振器を使用することが通
常の方法である。しかしながら、電源の遮断の間、発振
器はメモリへのバイアス電圧を保持するように意図され
たコンデンサの両端間に発生する電圧により作動され、
以ってコンデンサの電荷が急速に減少し、メモリ保持の
ために利用することのできる時間が実質的（（減少する
。このような理由から、供給電圧が許容レベル以下に下
がる時間の間、電子装償中の揮発性メモリ論理装置に貯
えられたデータが消えないようにし、このような低電圧
期間の間、クロック発振器をターン・オフするシステム
の必要性が存在する。本発明はこれらの必要性を実現す
るものである。

本発明の概要 共通の発振器によって駆動される少なくとも２つの論理
装置を有する電子装置のためのメモリ保持システムは、
論理装置の少なくとも１つに電圧を保持するための手段
と電源故障の開発振器を停止させるための手段とを含ん
でいる。

実施例 第１図において、マイクロプロセッサ１１すなわちマイ
クロコンピュータ（これらの用語は本明細書において交
換可能なものとして使用される）は、発振器入力（Ｏ２
０ＩＮ）端子１２と発振器出力（Ｏ２００ＵＴ）端子１
３を含んでいる。発振器の周波数を決める水晶１４は、
端子１２と１３との間に設ケラれ、マイクロプロセッサ
１１の内部構成要素と共に発振器を形成する。発振器は
マイクロプロセッサ１１中の回路により使用されるクロ
ック・ノＪ？ルスを供給する。■＋のバイアス源がマイ
クロプロセッサ１１の／々イアス端子１６に結合される
。

電荷蓄積装置１７、好ましくはコンデンサがバイアス端
子１６と大地との間に設けられる。マイクロプロセッサ
１１としては、モトローラ（Ｍｏｔｏｒｏｌａ　）社製
のモデル番号６８ＨＣＯ５なるマイクロプロセッサが望
ましい。

アナログのインターフェース装置（ＡＩＵ）　１　Ｂは
カスタム論理集積回路、望ましくはアールシーニー（Ｒ
ＣＡ）社製のモデル番号１４２１８７４−２集積回路で
あり、＋Ｖａｗの電圧により電圧バイアスが与えられる
。インターフェース装置１８は発振器入力（Ｏ２０ＩＮ
）端子１９を含んでいる。端子１９は、電流制限抵抗２
１を介してマイクロプロセッサ１１の発振器入力端子１
２と同様に発振器１４の同じ側に接続される。両方向性
のデータ・パス２２がマイクロプロセッサ１１とインタ
ーフェース装置１８との間に設けられる。この両方向性
のパスにより２つの論理装置１１および１８間の通信が
行なわれ、マイクロプロセッサ１１はインターフェース
装置１８の状態を問い合せ、操作データをインターフェ
ース装置１８に供給することができる。

マイクロプロセッサ１１およびインターフェース装置１
８の発振器入力端子１２と１９は、供給バイアス電圧が
装置に存在する時それぞれ高インピーダンスを示す。バ
イアス電圧が許容レベル以下に下がるか、あるいは存在
しなく′なると、端子１２と１９は低インピーダンスを
示す。低い電圧状態の間、アナログのインターフェース
装置１８の端子１９は、低くなる＋Ｖｓｗ電圧に応答し
て低インピーダンスを示す。発振器入力端子１２は端子
１９における低インピーダンスが負荷となり停止される
。従って、コンデン７す１７に得られる実質上すべての
電荷はマイクロプロセッサ１１のメモリを保持するため
に使用される。というのは、非作動化された発振器の場
合、コンデンサ１７は発振器の動作によりほとんどある
いは全く電荷を失わない。コンデンサ１７による電圧は
、コンデンサ１７のキャノぐシタンスおよびマイクロプ
ロセッサ１１の内部インピーダンスに依存して３０分も
しくはそれ以上保持され、この目的のためのコンデンサ
の選択は当該技術分野の当業者の設計的事項の範囲内で
ある。アナログのインターフェース装置１８が揮発性の
メモリ装置であるならば、バイアス電圧が無くなるとメ
モリ装置中のデータも無くなる。しかしながら、インタ
ーフェース装置１８中の全てのデータはマイクロプロセ
ッサ１１により供給され、マイクロプロセッサ１１によ
り貯えられるから、貯えられたデータは永久に無くなる
ものではない。適当なバイアス電圧がシステムに再び供
給されると、停電前にインターフェース装置１８中に存
在した状態はデータ・パス２２を介してマイクロプロセ
ッサ１１によリインターフエース装置１８中に回復され
る。

従来技術と比較したときの第１図の実施例の利点は、従
来技術の方法で第１図の回路を再接続することにより理
解することができる。従来技術においては、マイクロプ
ロセッサの発振器出力端子１３が、破線２３で示される
ように、アナログのインターフェース装置１８の発振器
入力端子１９に接続される。また、抵抗２１およびそれ
を端子１９に接続する線は無い。このような接続の場合
、バイアス電圧が許容レベル以下に下がり、＋Ｖ８Ｗが
オフとなるとき、低インピーダンス経路はインターフェ
ース装置１９からコンデンサ１７に存在する。従って、
コンデンサ１７は低インピーダンス経路により速やかに
放電され、以ってコンデンサ１７がマイクロプロセッサ
１１の揮発性メモリ中のデータを保持することのできる
時間は減少する。従来技術による結線２３を使用しなが
らコンデンサ１７の電荷保持時間を改善する従来技術に
よる１つの試みは、結線２３中に小さいブロッキング拳
コンデンサヲ設ケ、マイクロプロセッサ１１の端子１３
からインターフェース装置の端子１９への低入力インピ
ーダンスに回避することである。しかしながら、静電放
電からの高周波遷移は直列経路を自由に通過し、マイク
ロプロセッサ１１はこの種の遷移に因る故障を受け易い
。

第２図は本発明のもう１つの好ましい実施例である。第
２図の実施例において、第１図の部分と同様な部分には
同じ参照番号が付しである。マイクロプロセッサ１１は
、ダイオード２７を介して電源損失検出回路２６に結合
されるリセット端子（Ｒ８Ｔ）　２４を含んでいる。電
圧応答スイッチ、望ましくはトランジスタ２８がダイオ
ード２７、電源損失検出回路２６および大地間に設けら
れる。

トランジスタ２８がターン・オフになるとき、ダイオー
ド２７は電源損失検出回路２６からリセット端子２４を
分離する。アナログのインターフェース装置１８は、う
・ｆンを介して電源損失検出回路２６からバイアス電圧
−トＶ３ｗを端子Ｖｄｄに受け堰る。

抵抗３１とコンデンサ３２がマイクロプロセッサ１１の
リセット端子２４に結合される。抵抗３１とコンデンサ
３２によシ、電源が再供給されるときリセット電圧がＶ
十電圧より遅れ、以−りてリセット後マイクロプロセッ
サ１１が動作を開始する少し前に発振器１４は発振を開
始することができる。コンデンサ３３がバイアス線２９
と大地間に接続される。コンデンサ３３は好ましい実施
例として選択された例示的マイクロプロセッサ１１のた
めに必要である。このマイクロプロセッサは、リセット
機能を完了するためにリセット・ビンが低くなった後発
振器の６サイクルを必要とする。リセット線が低くなる
と同時に発振器を停止させると適当なリセットが生じな
い。従って、コンデンサ３３は発振器の停止を少し遅れ
させるために使用され、以って必要とされる６つのクロ
ック・サイクルを発生させリセット機能を完了させる。

動作において、適当なバイアス電圧がマイクロプロセッ
サ１１と電源損失検出回路２６の両方に存在するときは
、トランジスタ２８は非導通状態であり、ライン２９は
高い状態にありバイアス電圧−トＶａｗをアナログのイ
ンターフェース装置１８に供給する。電源損失検出回路
２６がバイアス電圧Ｖｉｎの損失を検出すると、トラン
ジスタ２８は導通状態になり、マイクロプロセッサ１１
のリセット端子２４を低くシ、且つインターフェース族
＠１８に＋Ｖｓｗのバイアス電圧を供給しなくなる。

コンデンサ３３が放電してインターフニス装置１８の端
子１９が低インピーダンスになると、マイクロプロセッ
サ１１の発振器入力端子１２に負荷がかかり、マイクロ
プロセッサ１１の発振器が停止される。次いで、コンデ
ンサ１７の電荷はマイクロプロセッサ１１の揮発性メモ
リ中に貯えられたデータを保持する目的のためだけに利
用される。

バイアス電圧がシステムに回復されると、トランジスタ
２８はターン・オフとなり、インターフェース装置１８
への＋Ｖｓｗ電圧が回復される。入力電圧Ｖｉｎが回復
すると、インターフェース装面チッｆ１８の端子１９は
高インピーダンス状態に戻り、マイクロプロセッサ１１
の発振器は動作し始める。

【図面の簡単な説明】

第１図は、本発明の最も簡単で、最も安価々好ましい実
施例である。 第２図は、本発明の第２の好ましい実施例である。 １１・・・マイクロプロセッサ、１４・・・発振器、１
７・・・コンデンサ、１８・・・アナログのインターフ
ェース装置（ＡＩＵ）、２１・・・抵抗、２２・・・デ
ータ・パス、２６・・・電源損失検出回路。

Claims (1)

【特許請求の範囲】
1. （１）第１および第２の論理装置を含む電子装置用のメ
   モリ保持システムであって、前記第１および第２の論理
   装置は該論理装置の中の一方と複合的に関連づけられる
   共通の発振器によりクロック制御され、前記論理装置の
   各々はバイアス電圧を受け取るとき第１のインピーダン
   スを示し、前記バイアス電圧が許容レベル以下に下がる
   と第２のインピーダンスを示す発振器入力端子を含んで
   おり、また前記論理装置の各々はメモリを含んでおり、
   前記第１の論理装置のメモリは前記バイアス電圧が許容
   レベル以下に下がると、貯えられたデータが失われる揮
   発性であり、 前記バイアス電圧に応答し、前記揮発性メモリを含んで
   いる前記第１の論理装置に関連づけられ、前記バイアス
   電圧が前記許容レベル以下に下がった後予め定められる
   時間の間前記揮発性メモリへの電圧を保持する電荷蓄積
   手段と、 前記第１および第２の論理装置の前記発振器入力端子を
   結合し、前記バイアス電圧が前記許容レベル以下に下が
   るとき前記発振器を停止させる手段とを含む、前記メモ
   リ保持システム。