JPH02126726A - 逐次比較型ａｄコンバータ - Google Patents
逐次比較型ａｄコンバータInfo
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- JPH02126726A JPH02126726A JP63281033A JP28103388A JPH02126726A JP H02126726 A JPH02126726 A JP H02126726A JP 63281033 A JP63281033 A JP 63281033A JP 28103388 A JP28103388 A JP 28103388A JP H02126726 A JPH02126726 A JP H02126726A
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- series
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上のセ
この発明は、安価な逐次比較回路を２個使用して、２系
列のアナログ／ディジタル（ＡＤ）変換の併行処理が可
能となるように構成することにより、他の変換系と兼用
できるようにした逐次比較型ＡＤコンバータに係り、特
に、ＡＤコンバータを２個使用する各種オーディオシス
テム、例えばディジタル・リバーブ（残響音効果）等の
システムを低コストで実現できるようにした逐次比較型
ＡＤ（アナログ／ディジタル）コンバータに関する。
列のアナログ／ディジタル（ＡＤ）変換の併行処理が可
能となるように構成することにより、他の変換系と兼用
できるようにした逐次比較型ＡＤコンバータに係り、特
に、ＡＤコンバータを２個使用する各種オーディオシス
テム、例えばディジタル・リバーブ（残響音効果）等の
システムを低コストで実現できるようにした逐次比較型
ＡＤ（アナログ／ディジタル）コンバータに関する。
従速１１刻籠
現在、ＡＤ（アナログ／ディジタル）コンバータの値段
は、 ＤＡ （ディジタル／アナログ）コンバータに比
較して高価であり、コスト面からの制約が多い。
は、 ＤＡ （ディジタル／アナログ）コンバータに比
較して高価であり、コスト面からの制約が多い。
が しようとする
この発明の逐次比較型ＡＤコンバータでは、比較的安価
な逐次比較器を使用して、高価なＡＤコンバータを構成
することにより、実質的に低コストのＡＤコンバータを
提供することを目的とする。
な逐次比較器を使用して、高価なＡＤコンバータを構成
することにより、実質的に低コストのＡＤコンバータを
提供することを目的とする。
具体的にいえば、この発明の逐次比較型ＡＤコンバータ
は、１個だけで２組のＡＤコンバータを内蔵することに
なるので、他の部品との兼用が可能であり、１個当りの
ＡＤコンバータの単価を実質的に半減させたＡＤコンバ
ータが実現される。
は、１個だけで２組のＡＤコンバータを内蔵することに
なるので、他の部品との兼用が可能であり、１個当りの
ＡＤコンバータの単価を実質的に半減させたＡＤコンバ
ータが実現される。
課 を解 するための手
この発明では、アナログ入力信号を時分割しそれぞれ異
なるタイミングでサンプリングして保持する１対２個の
サンプル・アンド・ホールディング回路と、該２個のサ
ンプル・アンド・ホールディング回路の出力側がその一
端に接続され、他端に後記ＤＡコンバータの出力側に接
続される２個の比較器と、該２個の比較器の出力側に接
続される１対２個の逐次比較回路と、該逐次比較回路の
出力側に接続されるラッチ回路と、該ラッチ回路の出力
側に接続されるＤＡコンバータ、とで構成している。
なるタイミングでサンプリングして保持する１対２個の
サンプル・アンド・ホールディング回路と、該２個のサ
ンプル・アンド・ホールディング回路の出力側がその一
端に接続され、他端に後記ＤＡコンバータの出力側に接
続される２個の比較器と、該２個の比較器の出力側に接
続される１対２個の逐次比較回路と、該逐次比較回路の
出力側に接続されるラッチ回路と、該ラッチ回路の出力
側に接続されるＤＡコンバータ、とで構成している。
去−施一四−Ｙ
次に、この発明の逐次比較型ＡＤコンバータについて１
図面を参照しながら、その実施例を詳細に説明する。
図面を参照しながら、その実施例を詳細に説明する。
第１図は、この発明の逐次比較型ＡＤコンバータについ
て、その要部構成の一実施例を示す機能ブロック図であ
る。図面において、１はＡ系列Ｓ＆Ｈ（サンプル・アン
ド・ホールディング）回路、２はＢ系列Ｓ＆Ｈ回路、３
はＡ系列比較器、４はＢ系列比較器、５は逐次比較回路
、６はラッチ回路、７はＤＡ（ディジタル／アナログ）
コンバータを示し、また、ＣＭＰＡはＡ系列比較器３の
比較出力、ＣＭＰＢはＢ系列比較器４の比較出力、ＳＰ
Ａは逐次比較回路５のＡ系列サンプリング信号、ＳＰＢ
は逐次比較回路５のＢ系列サンプリング信号、ＴＳＯ〜
３は逐次比較回路５の比較出力信号、００〜３は逐次比
較回路５から出力されるディジタル出力信号、Ａ（ｍ）
はＡ系列のｍサンプル目のＡＤ変換結果データ、Ｂ（ｍ
）はＢ系列のｍサンプル目のＡＤ変換結果データ、φは
基本クロックの反転信号を示す。
て、その要部構成の一実施例を示す機能ブロック図であ
る。図面において、１はＡ系列Ｓ＆Ｈ（サンプル・アン
ド・ホールディング）回路、２はＢ系列Ｓ＆Ｈ回路、３
はＡ系列比較器、４はＢ系列比較器、５は逐次比較回路
、６はラッチ回路、７はＤＡ（ディジタル／アナログ）
コンバータを示し、また、ＣＭＰＡはＡ系列比較器３の
比較出力、ＣＭＰＢはＢ系列比較器４の比較出力、ＳＰ
Ａは逐次比較回路５のＡ系列サンプリング信号、ＳＰＢ
は逐次比較回路５のＢ系列サンプリング信号、ＴＳＯ〜
３は逐次比較回路５の比較出力信号、００〜３は逐次比
較回路５から出力されるディジタル出力信号、Ａ（ｍ）
はＡ系列のｍサンプル目のＡＤ変換結果データ、Ｂ（ｍ
）はＢ系列のｍサンプル目のＡＤ変換結果データ、φは
基本クロックの反転信号を示す。
この第１図の逐次比較型ＡＤコンバータは、基本的には
、２組のサンプル・アンド・ホールディング回路１．２
と、２組の逐次比較器と、１個のラッチ回路６、および
１個のＤＡコンバータ７から構成されている。
、２組のサンプル・アンド・ホールディング回路１．２
と、２組の逐次比較器と、１個のラッチ回路６、および
１個のＤＡコンバータ７から構成されている。
２組の逐次比較器は、この第１図では逐次比較回路５と
して図示されており、その内部に、Ａ系列用とＢ系列用
の２組の逐次比較器が設けられている。
して図示されており、その内部に、Ａ系列用とＢ系列用
の２組の逐次比較器が設けられている。
この逐次比較回路５を構成する逐次比較器、すなわち１
個の逐次比較器自体は、従来から使用されており公知で
ある。この逐次比較器には、１個毎にその内部に設けら
れているメモリ内に予め設定されたディジタル信号の゛
レベル値が記憶されており、入力されるアナログ信号を
これらのレベル値と逐次比較し、その大小関係により対
応するレベル範囲を決定することによって、実際に入力
されたアナログ信号をディジタル信号に変換して出力す
る機能を有している。
個の逐次比較器自体は、従来から使用されており公知で
ある。この逐次比較器には、１個毎にその内部に設けら
れているメモリ内に予め設定されたディジタル信号の゛
レベル値が記憶されており、入力されるアナログ信号を
これらのレベル値と逐次比較し、その大小関係により対
応するレベル範囲を決定することによって、実際に入力
されたアナログ信号をディジタル信号に変換して出力す
る機能を有している。
この第１の実施例は、第１図の左方から入力される２波
のアナログ信号Ａ、Ｂが、Ａ系列サンプリング信号ＳＰ
ＡとＢ系列サンプリング信号ＳＰＢとによって交互に取
出され、逐次比較回路５によってディジタル出力信号０
０〜３とされ、この出力信号が後段の分離回路８によっ
て分離されて。
のアナログ信号Ａ、Ｂが、Ａ系列サンプリング信号ＳＰ
ＡとＢ系列サンプリング信号ＳＰＢとによって交互に取
出され、逐次比較回路５によってディジタル出力信号０
０〜３とされ、この出力信号が後段の分離回路８によっ
て分離されて。
Ａ系列のＡＤ変換結果データＡ（ｍ）と、Ｂ系列のＡＤ
変換結果データＢ（ｍ）とが出力される場合である。
変換結果データＢ（ｍ）とが出力される場合である。
第２図は、第１図に示した逐次比較回路５の周辺回路で
あるタイミング信号発生回路について、その一実施例の
詳細な構成を示す機能ブロック図である０図面における
符号は第１図と同様であり、また、５１はカウンタ、５
２はデコーダ、５３はラッチ回路、Ｕｌｌ〜Ｕ１２はノ
アゲート回路、Ｕ２１〜Ｕ２３はオアゲート回路、Ｕ３
１〜Ｕ３３はインバータ、Ｕ４１はアンドゲート回路を
示し、ＣＫＯは基本クロックφがカウンタ５１で分周さ
れた第１のクロックパルス、ＴＩＸ−Ｔ７Ｘはデコーダ
５２の出力信号、Ｉ、Ｐはオアゲート回路Ｕ２３から出
力される出力用ラッチパルス信号、ＬＰＡＸとＬＰＢＸ
はそれぞれオアゲート回路Ｕ２１とＵ２２から出力され
るＡ系列とＢ系列のラッチパルス信号、 ＣＬＡＸとＣ
ＬＢＸはラッチ回路５３から出力されるＡ系列とＢ系列
のリセット信号を示す。
あるタイミング信号発生回路について、その一実施例の
詳細な構成を示す機能ブロック図である０図面における
符号は第１図と同様であり、また、５１はカウンタ、５
２はデコーダ、５３はラッチ回路、Ｕｌｌ〜Ｕ１２はノ
アゲート回路、Ｕ２１〜Ｕ２３はオアゲート回路、Ｕ３
１〜Ｕ３３はインバータ、Ｕ４１はアンドゲート回路を
示し、ＣＫＯは基本クロックφがカウンタ５１で分周さ
れた第１のクロックパルス、ＴＩＸ−Ｔ７Ｘはデコーダ
５２の出力信号、Ｉ、Ｐはオアゲート回路Ｕ２３から出
力される出力用ラッチパルス信号、ＬＰＡＸとＬＰＢＸ
はそれぞれオアゲート回路Ｕ２１とＵ２２から出力され
るＡ系列とＢ系列のラッチパルス信号、 ＣＬＡＸとＣ
ＬＢＸはラッチ回路５３から出力されるＡ系列とＢ系列
のリセット信号を示す。
この第２図に示すタイミング信号発生回路と、第１図に
示したこの発明の逐次比較型ＡＤコンバータとの対応関
係について述べれば、第１図で、逐次比較回路５からＡ
系列Ｓ＆Ｈ回路１へ与えられるＡ系列サンプリング信号
ＳＰＡと、Ｂ系列Ｓ＆Ｈ回路２へ与えられるＢ系列サン
プリング信号ＳＰＢとが、第２図の中央布のノアゲート
回路Ｕ１１〜Ｕ１２から発生される点と、基本クロック
の反転信号φが発生される点とが図示されているだけで
、その他の各信号は、次の第３図に詳細に示す逐次比較
回路５へ与えられる。
示したこの発明の逐次比較型ＡＤコンバータとの対応関
係について述べれば、第１図で、逐次比較回路５からＡ
系列Ｓ＆Ｈ回路１へ与えられるＡ系列サンプリング信号
ＳＰＡと、Ｂ系列Ｓ＆Ｈ回路２へ与えられるＢ系列サン
プリング信号ＳＰＢとが、第２図の中央布のノアゲート
回路Ｕ１１〜Ｕ１２から発生される点と、基本クロック
の反転信号φが発生される点とが図示されているだけで
、その他の各信号は、次の第３図に詳細に示す逐次比較
回路５へ与えられる。
第３図は、第１図に示した逐次比較回路５について、そ
の一実施例の詳細な構成を示す機能ブロック図である。
の一実施例の詳細な構成を示す機能ブロック図である。
図面における符号は第１図および第２図と同様であり、
また、５４はセレクタ、５５はラッチ回路、Ｕｌａ”Ｕ
３ａとＵｌｂ−Ｕ３ｂはオアゲート回路、Ｕ４ａ＝Ｕ６
ａとＵ４ｂ〜Ｕ６ｂはＤフリップフロップ回路、Ｕ７ａ
−Ｕ８ａとＵ７ｂ−Ｕ８ｂはナントゲート回路、Ｕ９ａ
とＵ９ｂはインバータ、Ｕ５１〜Ｕ５４はアンプを示し
、ＴＡＩ〜ＴＡ３はＡ系列側のＤフリップフロップ回路
Ｕ４ａとナントゲート回路Ｕ７ａ。
また、５４はセレクタ、５５はラッチ回路、Ｕｌａ”Ｕ
３ａとＵｌｂ−Ｕ３ｂはオアゲート回路、Ｕ４ａ＝Ｕ６
ａとＵ４ｂ〜Ｕ６ｂはＤフリップフロップ回路、Ｕ７ａ
−Ｕ８ａとＵ７ｂ−Ｕ８ｂはナントゲート回路、Ｕ９ａ
とＵ９ｂはインバータ、Ｕ５１〜Ｕ５４はアンプを示し
、ＴＡＩ〜ＴＡ３はＡ系列側のＤフリップフロップ回路
Ｕ４ａとナントゲート回路Ｕ７ａ。
Ｕ８ａの出力信号、ＴＢＩ〜ＴＢ３はＢ系列側のＤフリ
ップフロップ回路Ｕ４ｂとナントゲート回路Ｕ７ｂ、Ｕ
８ｂの出力信号、Ｄ１〜Ｄ３はセＬノクタ５４の出力信
号を示す。
ップフロップ回路Ｕ４ｂとナントゲート回路Ｕ７ｂ、Ｕ
８ｂの出力信号、Ｄ１〜Ｄ３はセＬノクタ５４の出力信
号を示す。
この第３図に示すように、逐次比較回路５には、先の第
２図に示したタイミング信号発生回路から各種の信号が
入力されている。
２図に示したタイミング信号発生回路から各種の信号が
入力されている。
第１図との対応関係について説明すると、Ａ系列比較器
３の比較出力ＣＭＰＡが、第３図の左側の最上方に示さ
れており、インバータＵ９ａを介しであるいは介さない
でＡ系列のＤフリップフロップ回路Ｕ４ａ＝Ｕ６ａのＤ
端子へ入力され、また、Ｂ系列比較器４の比較出力ＣＭ
ＰＢは、第３図の左側の中央に示されていて、インバー
タＵ９ｂを介しであるいは介さないでＢ系列のＤフリッ
プフロップ回路Ｕ４ｂ−Ｕ６ｂのＤ端子へ入力される。
３の比較出力ＣＭＰＡが、第３図の左側の最上方に示さ
れており、インバータＵ９ａを介しであるいは介さない
でＡ系列のＤフリップフロップ回路Ｕ４ａ＝Ｕ６ａのＤ
端子へ入力され、また、Ｂ系列比較器４の比較出力ＣＭ
ＰＢは、第３図の左側の中央に示されていて、インバー
タＵ９ｂを介しであるいは介さないでＢ系列のＤフリッ
プフロップ回路Ｕ４ｂ−Ｕ６ｂのＤ端子へ入力される。
第３図の左側に示されているその他の入力信号は、先の
第２図のタイミング信号発生回路から与えられる。
第２図のタイミング信号発生回路から与えられる。
すなわち、第２図のオアゲート回路Ｕ２１から出力され
るＡ系列のランチパルス信号ＬＰＡＸは、第３図のオア
ゲート回路Ｕ １ ａ ＝ Ｕ ３ ａへ与えられ、オ
アゲート回路Ｕ２２から出力されるＢ系列のラッチパル
ス信号ＬＰＢＸは、第３図のオアゲート回路Ｕｌｂ−Ｕ
３ｂへ与えられる。
るＡ系列のランチパルス信号ＬＰＡＸは、第３図のオア
ゲート回路Ｕ １ ａ ＝ Ｕ ３ ａへ与えられ、オ
アゲート回路Ｕ２２から出力されるＢ系列のラッチパル
ス信号ＬＰＢＸは、第３図のオアゲート回路Ｕｌｂ−Ｕ
３ｂへ与えられる。
そして、第２図のデコーダ５２の出力信号ＴＩＸ−Ｔ７
Ｘのうち、偶数の出力信号は、図示の順序で、第３図に
示すＡ系列のオアゲート回路Ｕ１ａ＝Ｕ３ａとナントゲ
ート回路Ｕ７ａ”Ｕ８ａとへ入力され、Ａ系列側の出力
信号ＴＡＩ〜ＴＡ３が発生される。
Ｘのうち、偶数の出力信号は、図示の順序で、第３図に
示すＡ系列のオアゲート回路Ｕ１ａ＝Ｕ３ａとナントゲ
ート回路Ｕ７ａ”Ｕ８ａとへ入力され、Ａ系列側の出力
信号ＴＡＩ〜ＴＡ３が発生される。
他方、奇数の出力信号は、図示の順序で、Ｂ系列のオア
ゲート回路Ｕｌｂ〜Ｕ３ｂとナントゲート回路Ｕ７ｂ−
Ｕ８ｂとへ入力され、Ｂ系列側の出力信号ＴＢＩ〜ＴＢ
３が発生される。
ゲート回路Ｕｌｂ〜Ｕ３ｂとナントゲート回路Ｕ７ｂ−
Ｕ８ｂとへ入力され、Ｂ系列側の出力信号ＴＢＩ〜ＴＢ
３が発生される。
また、第２図のラッチ回路５３から出力されるＡ系列の
リセット信号ＣＬＡＸは、第３図のＤフリップフロップ
回路Ｕ ４ ａ ” Ｕ ６ ａのリセット端子へ与え
られ、Ｂ系列のリセット信号ＣＬＢＸは、Ｄフリップフ
ロップ回路Ｕ４ｂ−Ｕ６ｂのリセット端子へ与えられる
。
リセット信号ＣＬＡＸは、第３図のＤフリップフロップ
回路Ｕ ４ ａ ” Ｕ ６ ａのリセット端子へ与え
られ、Ｂ系列のリセット信号ＣＬＢＸは、Ｄフリップフ
ロップ回路Ｕ４ｂ−Ｕ６ｂのリセット端子へ与えられる
。
さらに、第２図のカウンタ５１の端子ＱＡから発生され
る第１のクロックパルスＣＫＯは、第３図のセレクタ５
４のセレクト端子Ｓへ入力され、Ａ系列側の出力信号Ｔ
ＡＩ〜ＴＡ３と、Ｂ系列側の出力信号ＴＢ１〜’ｒＢ３
とが交互に選択される。
る第１のクロックパルスＣＫＯは、第３図のセレクタ５
４のセレクト端子Ｓへ入力され、Ａ系列側の出力信号Ｔ
ＡＩ〜ＴＡ３と、Ｂ系列側の出力信号ＴＢ１〜’ｒＢ３
とが交互に選択される。
したがって、このセレクタ５４の出力信号Ｄ１〜Ｄ３と
しては、Ａ系列側の出力信号ＴＡＩ〜ＴＡ３と、Ｂ系列
側の出力信号ＴＢＩ〜ＴＢ３とが交互に出力され、この
ような信号が、後段のラッチ回路５５の入力信号となる
。
しては、Ａ系列側の出力信号ＴＡＩ〜ＴＡ３と、Ｂ系列
側の出力信号ＴＢＩ〜ＴＢ３とが交互に出力され、この
ような信号が、後段のラッチ回路５５の入力信号となる
。
この第３図のラッチ回路５５は、その下方の端子へ第２
図のオアゲート回路Ｕ２３から出力用ラッチパルス信号
ＬＰが入力されており、このラッチパルス信号Ｌ−Ｐの
タイミングで、先のセレクタ５４の出力信号Ｄｉ−Ｄ３
がラッチされて、ディジタル出力信号ＯＯ〜３が発生さ
れる。
図のオアゲート回路Ｕ２３から出力用ラッチパルス信号
ＬＰが入力されており、このラッチパルス信号Ｌ−Ｐの
タイミングで、先のセレクタ５４の出力信号Ｄｉ−Ｄ３
がラッチされて、ディジタル出力信号ＯＯ〜３が発生さ
れる。
次の第４図は、第１図から第３図に示したこの発明の逐
次比較型ＡＤコンバータの動作を説明するためのタイム
チャートである。図面の各信号波形に付けられた符号は
、第１図から第３図の符号位置に対応している。
次比較型ＡＤコンバータの動作を説明するためのタイム
チャートである。図面の各信号波形に付けられた符号は
、第１図から第３図の符号位置に対応している。
この第４図のタイムチャートから明らかなように、第１
図から第３図に示したこの発明の逐次比較型ＡＤコンバ
ータでは、入力される２波のアナログ信号Ａ、Ｂが、Ａ
系列サンプリング信号ＳＰＡとＢ系列サンプリング信号
ＳＰＢとによって交互に取出され、逐次比較回路５によ
りディジタル信号として、出力信号ＴＳＯ〜３（第４図
の下から２行目の信号）が得られる。
図から第３図に示したこの発明の逐次比較型ＡＤコンバ
ータでは、入力される２波のアナログ信号Ａ、Ｂが、Ａ
系列サンプリング信号ＳＰＡとＢ系列サンプリング信号
ＳＰＢとによって交互に取出され、逐次比較回路５によ
りディジタル信号として、出力信号ＴＳＯ〜３（第４図
の下から２行目の信号）が得られる。
この出力信号ＴＳＯ〜３と、ＡＤディジタル出力信号０
０〜３（第４図の最下行の信号）において、Ｔ Ａ ｎ
（ｎ ＝ １−３ ）はＡ系列のビットｎのチエツク
データ、Ｔ Ｂ ｎ （ｎ ＝ １〜３ ）はＢ系列の
ビットｎのチエツクデータ、また、Ａ（ｍ）（ｍ＝０．
１，２．・・・・・・）はＡ系列のｍサンプル口のＡＤ
変換結果データ、Ｂ（ｍ）（ｍ＝＝ １．Ｏ，ｉｔ・
・・・・・）はＢ系列のｍサンプル口のＡＤ変換結果デ
ータである。
０〜３（第４図の最下行の信号）において、Ｔ Ａ ｎ
（ｎ ＝ １−３ ）はＡ系列のビットｎのチエツク
データ、Ｔ Ｂ ｎ （ｎ ＝ １〜３ ）はＢ系列の
ビットｎのチエツクデータ、また、Ａ（ｍ）（ｍ＝０．
１，２．・・・・・・）はＡ系列のｍサンプル口のＡＤ
変換結果データ、Ｂ（ｍ）（ｍ＝＝ １．Ｏ，ｉｔ・
・・・・・）はＢ系列のｍサンプル口のＡＤ変換結果デ
ータである。
出力信号ＴＳＯ〜ＴＳ３は、第３図のセレクタ５４から
の出力信号で、その内容は、Ａ系列側の出力信号ＴＡＩ
〜ＴＡ３とＢ系列側の出力信号ＴＢ１〜ＴＢ３であり、
後段のアンプ０５１〜Ｕ５４から取出される。
の出力信号で、その内容は、Ａ系列側の出力信号ＴＡＩ
〜ＴＡ３とＢ系列側の出力信号ＴＢ１〜ＴＢ３であり、
後段のアンプ０５１〜Ｕ５４から取出される。
このＡ系列側の出力信号ＴＡＩ〜ＴＡ３と、Ｂ系列側の
出力信号ＴＢＩ〜ＴＢ３は、同時に、セレクタ５４から
ラッチ回路５５へも入力される。
出力信号ＴＢＩ〜ＴＢ３は、同時に、セレクタ５４から
ラッチ回路５５へも入力される。
そして、出力用ラッチパルス信号ＬＰにより。
入力信号Ｄ１〜Ｄ３として、ＡＤ変換結果のみのデータ
がパラレルにラッチ回路５５にラッチされて、出力信号
００〜０３となる。
がパラレルにラッチ回路５５にラッチされて、出力信号
００〜０３となる。
すなわち、このラッチ回路５５がらは、第４図の最下行
にＯＯ〜３で示すように、Ｂ（−１）、Ａ（０）、Ｂ（
０）、Ａ（１）、Ｂ（１）、Ａ（２）、・・・・・・の
ようなＡＤ変換結果のディジタル出方信号ｏ。
にＯＯ〜３で示すように、Ｂ（−１）、Ａ（０）、Ｂ（
０）、Ａ（１）、Ｂ（１）、Ａ（２）、・・・・・・の
ようなＡＤ変換結果のディジタル出方信号ｏ。
〜３が得られる。この時分割多重化された信号Ｂ（−１
）、Ａ（０）、Ｂ（０）、Ａ（１）、Ｂ（１）、Ａ（２
）、・・・・・・は、第１図の分離回路８によって、Ａ
系列のＡＤ変換結果データＡ（ｍ）とＢ系列のＡＤ変換
結果データＢ （ｍ）とに分離される。
）、Ａ（０）、Ｂ（０）、Ａ（１）、Ｂ（１）、Ａ（２
）、・・・・・・は、第１図の分離回路８によって、Ａ
系列のＡＤ変換結果データＡ（ｍ）とＢ系列のＡＤ変換
結果データＢ （ｍ）とに分離される。
なお、以上の実施例では、第１図の左方に示される２波
のアナログ信号Ａ、Ｂを、それぞれＡ系列Ｓ＆Ｈ回路１
とＢ系列Ｓ＆Ｈ回路２とへ入力して、Ａ系列のＡＤ変換
結果データＡ（ｍ）とＢ系列のＡＤ変換結果データＢ（
ｍ）とを得る場合について説明した。
のアナログ信号Ａ、Ｂを、それぞれＡ系列Ｓ＆Ｈ回路１
とＢ系列Ｓ＆Ｈ回路２とへ入力して、Ａ系列のＡＤ変換
結果データＡ（ｍ）とＢ系列のＡＤ変換結果データＢ（
ｍ）とを得る場合について説明した。
しかし、このアナログ信号Ａ、Ｂは、必ずしも別個の信
号である必要はなく、共通の１波のアナログ信号であっ
てもよい。この場合には、この１波のアナログ信号を２
倍のサンプリングレートでＡＤ変換することができる。
号である必要はなく、共通の１波のアナログ信号であっ
てもよい。この場合には、この１波のアナログ信号を２
倍のサンプリングレートでＡＤ変換することができる。
また、第４図の下から２行目に示した出力信号ＴＳＯ〜
３を、シリアル信号として出力することも可能であり、
市販のシリアルＡＤ変換器を用いて実施することができ
ることは明らかである。
３を、シリアル信号として出力することも可能であり、
市販のシリアルＡＤ変換器を用いて実施することができ
ることは明らかである。
災ＪＬＩ！Ｌλ
次に、この発明の逐次比較型ＡＤコンバータについて、
他の実施例を説明する。
他の実施例を説明する。
この第２の実施例は、先に説明した第１の実施例と異な
り、変換対象として入力されるアナログ信号が１波の場
合で、２倍のサンプリングレートでＡＤ変換されるよう
に構成されている。すなわち、１波の入力アナログ（ｉ
号が、Ａ系列サンプリング信号ＳＰＡとＢ系列サンプリ
ング信号ＳＰＢとによって交互に取出され、ＤＡコンバ
ータ７によって、ＡＤ変換結果のディジタル信号である
出力信号が得られる。
り、変換対象として入力されるアナログ信号が１波の場
合で、２倍のサンプリングレートでＡＤ変換されるよう
に構成されている。すなわち、１波の入力アナログ（ｉ
号が、Ａ系列サンプリング信号ＳＰＡとＢ系列サンプリ
ング信号ＳＰＢとによって交互に取出され、ＤＡコンバ
ータ７によって、ＡＤ変換結果のディジタル信号である
出力信号が得られる。
また、先の第１図のブロック図で、ＤＡコンバータ７の
出力側に、別のサンプル・アンド・ホールディング回路
を付加し、この付加されたサンプル・アンド・ホールデ
ィング回路からも、他系列のディジタル出力信号が得ら
れるように構成している。
出力側に、別のサンプル・アンド・ホールディング回路
を付加し、この付加されたサンプル・アンド・ホールデ
ィング回路からも、他系列のディジタル出力信号が得ら
れるように構成している。
第５図は、この発明の逐次比較型ＡＤコンバータの要部
構成について、他の実施例を示す機能ブロック図である
。図面における符号は第１図と同様であり、また、９は
出力用Ｓ＆Ｈ（サンプル・アンド・ホールディング）回
路、ＤＡＣはＤＡコンバータ７の出力信号、ＩＯ〜３は
第２の入力信号、ｓｐｏは出力用Ｓ＆Ｈ回路９のサンプ
リング信号、ＯＷは出力用ＳｋＨ回１４９から出力され
る第２の出力信号を示す。
構成について、他の実施例を示す機能ブロック図である
。図面における符号は第１図と同様であり、また、９は
出力用Ｓ＆Ｈ（サンプル・アンド・ホールディング）回
路、ＤＡＣはＤＡコンバータ７の出力信号、ＩＯ〜３は
第２の入力信号、ｓｐｏは出力用Ｓ＆Ｈ回路９のサンプ
リング信号、ＯＷは出力用ＳｋＨ回１４９から出力され
る第２の出力信号を示す。
この第５図を先の第１図と比較すれば、すでに述べたよ
うに、入力されるアナログ信号が１波であり、また、Ｄ
Ａコンバータ７の出力側に新たに出力用Ｓ＆Ｈ回路９が
付加されていて、第２の出力信号○Ｗも得られる構成で
あることが分る。
うに、入力されるアナログ信号が１波であり、また、Ｄ
Ａコンバータ７の出力側に新たに出力用Ｓ＆Ｈ回路９が
付加されていて、第２の出力信号○Ｗも得られる構成で
あることが分る。
次の第６図は、第５図に示した逐次比較回路５の周辺回
路であるタイミング信号発生回路について、その一実施
例の詳細な構成を示す機能ブロック図である。図面にお
ける符号は第２図および第５図と同様であり、また、Ｕ
２４はオアゲート回路、Ｕ４２はアンドゲート回路を示
し、Ｏ８はアンドゲート回路Ｕ４１から出力される（後
出の第７図の）セレクタ５６のセレクト信号を示す。
路であるタイミング信号発生回路について、その一実施
例の詳細な構成を示す機能ブロック図である。図面にお
ける符号は第２図および第５図と同様であり、また、Ｕ
２４はオアゲート回路、Ｕ４２はアンドゲート回路を示
し、Ｏ８はアンドゲート回路Ｕ４１から出力される（後
出の第７図の）セレクタ５６のセレクト信号を示す。
この第６図に示した逐次比較回路５の周辺回路であるタ
イミング信号発生回路は、先の第２図のタイミング信号
発生回路と基本的に同様の構成であり、第５図の構成の
変更に対応して、出力用Ｓ＆Ｈ回路９のサンプリング信
号ＳＰＯと、第７図のセレクタ５６へ入力されるセレク
ト信号Ｏ８とが出力される点で異なっているだけである
。
イミング信号発生回路は、先の第２図のタイミング信号
発生回路と基本的に同様の構成であり、第５図の構成の
変更に対応して、出力用Ｓ＆Ｈ回路９のサンプリング信
号ＳＰＯと、第７図のセレクタ５６へ入力されるセレク
ト信号Ｏ８とが出力される点で異なっているだけである
。
第７図は、第５図に示した逐次比較回路５について、そ
の一実施例の詳細な構成を示す機能ブロック図である。
の一実施例の詳細な構成を示す機能ブロック図である。
図面における符号は第３図、第５図および第６図と同様
であり、また、５６は第２のセレクタを示す。
であり、また、５６は第２のセレクタを示す。
この実施例では、第７図に示すように、先の第３図のセ
レクタ５４の後段にさらに別の第２のセレクタ５６を付
加し、この後段のセレクタ５６へ他系列のディジタル信
号ＩＯ〜３を入力して、前段のセレクタ５４から出力さ
れる入力信号Ｄ１〜Ｄ３との間でセレク）〜を行う。
レクタ５４の後段にさらに別の第２のセレクタ５６を付
加し、この後段のセレクタ５６へ他系列のディジタル信
号ＩＯ〜３を入力して、前段のセレクタ５４から出力さ
れる入力信号Ｄ１〜Ｄ３との間でセレク）〜を行う。
すなわち、第２のセレクタ５６には、入力信号として、
“ＯＩＩ側には別系列の入力データＩＯ〜３が与えられ
、また、′１”側には前段のセレクタ５４の出力信号Ｄ
１〜Ｄ３が与えられている。
“ＯＩＩ側には別系列の入力データＩＯ〜３が与えられ
、また、′１”側には前段のセレクタ５４の出力信号Ｄ
１〜Ｄ３が与えられている。
この第２のセレクタ５６に与えられる入力信号は、その
端子Ｓに与えられる第６図のアンドゲート回路Ｕ４１か
らのセレクト信号Ｏ８によって選択され、出力信号ＴＳ
Ｏ−ＴＳ３が発生される。
端子Ｓに与えられる第６図のアンドゲート回路Ｕ４１か
らのセレクト信号Ｏ８によって選択され、出力信号ＴＳ
Ｏ−ＴＳ３が発生される。
その他の構成と動作は、先の第３図と基本的に同様であ
る。
る。
第８図は、第５図から第７図に示したこの発明の逐次比
較型ＡＤコンバータの動作を説明するためのタイムチャ
ートである。図面の各信号波形に付けられた符号は、第
５図から第７図の符号位置に対応している。
較型ＡＤコンバータの動作を説明するためのタイムチャ
ートである。図面の各信号波形に付けられた符号は、第
５図から第７図の符号位置に対応している。
第２のセレクタ５６から出力される信号ＴＳＯ〜ＴＳ３
（第８図の下から４行目の信号）は、そのセレクト信号
Ｏ８（第８図の９行目の信号）の１”レベル時には、前
段のセレクタ５４から発生される出力信号ＴＡＩ〜ＴＡ
３とＴＢＩ〜ＴＢ３（第８図の下から４行目の信号）が
、図示の順序で選択される。この点は、先の第１の実施
例と同様であり、第７図のセレクタ５４からの出力信号
Ｄ１〜Ｄ３として、Ａ系列側の出力信号ＴＡＩ〜ＴＡ３
と、Ｂ系列側の出力信号ＴＢＩ〜ＴＢ３とが交互に出力
され、このＡ系列側とＢ系列側の信号が、後段のラッチ
回路５５の入力される。このラッチ回路５５からのディ
ジタル出力信号○Ｏ〜３（第８図の下から５行目の信号
）は、Ａ系列のＡＤ変換結果データＡ（ｍ）と、Ｂ系列
のＡＤ変換結果データＢ（ｍ）とからなる信号系列であ
るが。
（第８図の下から４行目の信号）は、そのセレクト信号
Ｏ８（第８図の９行目の信号）の１”レベル時には、前
段のセレクタ５４から発生される出力信号ＴＡＩ〜ＴＡ
３とＴＢＩ〜ＴＢ３（第８図の下から４行目の信号）が
、図示の順序で選択される。この点は、先の第１の実施
例と同様であり、第７図のセレクタ５４からの出力信号
Ｄ１〜Ｄ３として、Ａ系列側の出力信号ＴＡＩ〜ＴＡ３
と、Ｂ系列側の出力信号ＴＢＩ〜ＴＢ３とが交互に出力
され、このＡ系列側とＢ系列側の信号が、後段のラッチ
回路５５の入力される。このラッチ回路５５からのディ
ジタル出力信号○Ｏ〜３（第８図の下から５行目の信号
）は、Ａ系列のＡＤ変換結果データＡ（ｍ）と、Ｂ系列
のＡＤ変換結果データＢ（ｍ）とからなる信号系列であ
るが。
この場合には、入力信号は１波のアナログ信号であるか
ら、２倍のサンプリングレートで処理された出力信号が
得られることは明らかである。
ら、２倍のサンプリングレートで処理された出力信号が
得られることは明らかである。
また、“０″レベルには、第２の入力信号工Ｏ〜工３が
選択されて、第２の出力信号１（ｔ）が得られる。ここ
で、１（ｔ）（ｔ＝ｏ、１，２．・・・・）は、第２の
入力信号ｌ０−Ｉ３のｔ番目の入出力信号である。
選択されて、第２の出力信号１（ｔ）が得られる。ここ
で、１（ｔ）（ｔ＝ｏ、１，２．・・・・）は、第２の
入力信号ｌ０−Ｉ３のｔ番目の入出力信号である。
すなわち、第５図の出力用Ｓ＆Ｈ回路９がらは、第８図
の最下行にＯＷで示すように、１（−１）。
の最下行にＯＷで示すように、１（−１）。
１（０）、１（１）、１（２）、１（３）、１（４）、
・・・・・のような出力が得られる。
・・・・・のような出力が得られる。
この出力信号ｏＷは、ＤＡコンパ−タフの出力ＤＡＣ（
第８図の下から３行目の信号）が、サンプリング信号Ｓ
Ｐ○（第８図の下から２行目の信号）でサンプリングさ
れた信号であり、第５図の他系列の入力信号ＩＯ〜３が
、この第２の出力信号ｏＷ（第８図の最下行の信号）と
なる。
第８図の下から３行目の信号）が、サンプリング信号Ｓ
Ｐ○（第８図の下から２行目の信号）でサンプリングさ
れた信号であり、第５図の他系列の入力信号ＩＯ〜３が
、この第２の出力信号ｏＷ（第８図の最下行の信号）と
なる。
以上の第２の実施例では、第５図の左方に示される１波
のアナログ信号を、Ａ系列Ｓ ＆ Ｈ回路１とＢ系列Ｓ
＆Ｈ回路２とへ共通に入力する場合であり、理解を容易
にするために、先の第１の実施例と対応させて２系列Ａ
、Ｂのアナログ信号として説明している。
のアナログ信号を、Ａ系列Ｓ ＆ Ｈ回路１とＢ系列Ｓ
＆Ｈ回路２とへ共通に入力する場合であり、理解を容易
にするために、先の第１の実施例と対応させて２系列Ａ
、Ｂのアナログ信号として説明している。
しかし、第５図のブロック図から明らかなように、Ａ系
列とＢ系列は同一波形であり、第８図のタイムチャート
上に示されたＡ系列とＢ系列のサンプリング信号ＳＰＡ
、ＳＰＢ （第８図の下から９．８行目の信号）でサン
プリングされた波形をＡＤ変換しているので、Ａ系列の
サンプリング期間中（はぼ中央の期間）にＢ系列をサン
プリングすることになる。したがって、２倍の速度でサ
ンプリング処理が行われることと等価であることはいう
までもない。
列とＢ系列は同一波形であり、第８図のタイムチャート
上に示されたＡ系列とＢ系列のサンプリング信号ＳＰＡ
、ＳＰＢ （第８図の下から９．８行目の信号）でサン
プリングされた波形をＡＤ変換しているので、Ａ系列の
サンプリング期間中（はぼ中央の期間）にＢ系列をサン
プリングすることになる。したがって、２倍の速度でサ
ンプリング処理が行われることと等価であることはいう
までもない。
しかも、第２のセレクタ５６から出力される信号ＴＳＯ
〜ＴＳ３をシリアル信号化することも容易であるから、
市販のＤＡ変換器への対応も可能である。
〜ＴＳ３をシリアル信号化することも容易であるから、
市販のＤＡ変換器への対応も可能である。
光１ｊ房１釆
この発明の逐次比較型ＡＤコンバータによれば、高価な
ＡＤコンバータを、比較的安価な逐次比較器によって構
成することができる。
ＡＤコンバータを、比較的安価な逐次比較器によって構
成することができる。
しかも、１個の逐次比較型ＡＤコンバータが、１対２個
のＡＤコンバータを内蔵しているので、２系列Ａ、Ｂの
アナログ信号をＡＩ）変換するシステムにおいて、この
ＡＤコンバータを共用すれば。
のＡＤコンバータを内蔵しているので、２系列Ａ、Ｂの
アナログ信号をＡＩ）変換するシステムにおいて、この
ＡＤコンバータを共用すれば。
１個のＡＤコンバータのコストは、実質的にその半分で
済むことになる。
済むことになる。
また、変換対象として入力されるアナログ信号を共通化
する場合には、２倍のサンプリングレートでＡＤ変換を
行うことが可能となり、変換の処理能率が向上される。
する場合には、２倍のサンプリングレートでＡＤ変換を
行うことが可能となり、変換の処理能率が向上される。
さらに、市販のシリアルＤＡ変換器を用いて実施するこ
とも容易である、等の多くの優れた効果が得られる。
とも容易である、等の多くの優れた効果が得られる。
第１図は、この発明の逐次比較型ＡＤコンバータについ
て、その要部構成の一実施例を示す機能ブロック図。 第２図は、第１図に示した逐次比較回路５の周辺回路で
あるタイミング信号発生回路について、その一実施例の
詳細な構成を示す機能ブロック図、第３図は、第１図に
示した逐次比較回路５について、その一実施例の詳細な
構成を示す機能ブロック図、 第４図は、第１図から第３図に示したこの発明の逐次比
較型ＡＤコンバータの動作を説明するためのタイムチャ
ート、 第５図は、この発明の逐次比較型ＡＤコンバータの要部
構成について、他の実施例を示す機能ブロック図、 第６図は、第５図に示した逐次比較回路５の周辺回路で
あるタイミング信号発生回路について。 その一実施例の詳細な構成を示す機能ブロック図。 第７図は、第５図に示した逐次比較回路５について、そ
の一実施例の詳細な構成を示す機能ブロック図。 第８図は、第５図から第７図に示したこの発明の逐次比
較型ＡＤコンバータの動作を説明するためのタイムチャ
ート。 図面において、１はＡ系列Ｓ＆Ｈ回路、２はＢ系列・Ｓ
＆ Ｈ回路、３はＡ系列比較器、４はＢ系列比較器、
５は逐次比較回路、６はラッチ回路、７はＤＡコンバー
タ、８は分離回路、９は出力用Ｓ＆Ｈ回路。 特許出願人 株式会社 河合楽器製作所婢 図
て、その要部構成の一実施例を示す機能ブロック図。 第２図は、第１図に示した逐次比較回路５の周辺回路で
あるタイミング信号発生回路について、その一実施例の
詳細な構成を示す機能ブロック図、第３図は、第１図に
示した逐次比較回路５について、その一実施例の詳細な
構成を示す機能ブロック図、 第４図は、第１図から第３図に示したこの発明の逐次比
較型ＡＤコンバータの動作を説明するためのタイムチャ
ート、 第５図は、この発明の逐次比較型ＡＤコンバータの要部
構成について、他の実施例を示す機能ブロック図、 第６図は、第５図に示した逐次比較回路５の周辺回路で
あるタイミング信号発生回路について。 その一実施例の詳細な構成を示す機能ブロック図。 第７図は、第５図に示した逐次比較回路５について、そ
の一実施例の詳細な構成を示す機能ブロック図。 第８図は、第５図から第７図に示したこの発明の逐次比
較型ＡＤコンバータの動作を説明するためのタイムチャ
ート。 図面において、１はＡ系列Ｓ＆Ｈ回路、２はＢ系列・Ｓ
＆ Ｈ回路、３はＡ系列比較器、４はＢ系列比較器、
５は逐次比較回路、６はラッチ回路、７はＤＡコンバー
タ、８は分離回路、９は出力用Ｓ＆Ｈ回路。 特許出願人 株式会社 河合楽器製作所婢 図
Claims (1)
- アナログ入力信号を時分割しそれぞれ異なるタイミング
でサンプリングして保持する１対２個のサンプル・アン
ド・ホールディング回路と、該２個のサンプル・アンド
・ホールディング回路の出力側がその一端に接続され、
他端に後記ＤＡコンバータの出力側に接続される２個の
比較器と、該２個の比較器の出力側に接続される１対２
個の逐次比較回路と、該逐次比較回路の出力側に接続さ
れるラッチ回路と、該ラッチ回路の出力側に接続される
ＤＡコンバータとを備えたことを特徴とする逐次比較型
ＡＤコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281033A JPH02126726A (ja) | 1988-11-07 | 1988-11-07 | 逐次比較型ａｄコンバータ |
| US07/427,619 US5061926A (en) | 1988-11-07 | 1989-10-26 | AD converter using successive comparison |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281033A JPH02126726A (ja) | 1988-11-07 | 1988-11-07 | 逐次比較型ａｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126726A true JPH02126726A (ja) | 1990-05-15 |
Family
ID=17633355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63281033A Pending JPH02126726A (ja) | 1988-11-07 | 1988-11-07 | 逐次比較型ａｄコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5061926A (ja) |
| JP (1) | JPH02126726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124392A (ja) * | 2007-11-14 | 2009-06-04 | Tanita Corp | Ａｄ変換器及び秤 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298902A (en) * | 1992-12-08 | 1994-03-29 | Tektronix, Inc. | Analog-to-digital converter employing multiple parallel switching capacitor circuits |
| US5489904A (en) * | 1993-09-28 | 1996-02-06 | The Regents Of The University Of California | Analog current mode analog/digital converter |
| JPH07106969A (ja) * | 1993-10-06 | 1995-04-21 | Mitsubishi Electric Corp | アナログ／デジタル変換器 |
| EP0766405A1 (en) * | 1995-09-29 | 1997-04-02 | STMicroelectronics S.r.l. | Successive approximation register without redundancy |
| US6094153A (en) * | 1998-02-25 | 2000-07-25 | Intel Corporation | Analog-to-digital converter circuit |
| JP4705858B2 (ja) * | 2006-02-10 | 2011-06-22 | Ｏｋｉセミコンダクタ株式会社 | アナログ・ディジタル変換回路 |
| US7642939B2 (en) * | 2008-05-15 | 2010-01-05 | Samplify Systems, Inc. | Configurations for data ports at digital interface for multiple data converters |
| JP6333051B2 (ja) * | 2014-05-08 | 2018-05-30 | オリンパス株式会社 | 逐次比較型ａ／ｄ変換回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5762627A (en) * | 1980-10-03 | 1982-04-15 | Toshiba Corp | Analogue-digital converter |
| JPS60183819A (ja) * | 1984-03-02 | 1985-09-19 | Nec Corp | 並列接続逐次比較型ａｄコンバ−タ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB164747A (ja) * | ||||
| US4594576A (en) * | 1983-06-24 | 1986-06-10 | Matsushita Electric Industrial Company, Limited | Circuit arrangement for A/D and/or D/A conversion with nonlinear D/A conversion |
| JPS6190522A (ja) * | 1984-10-11 | 1986-05-08 | Kokusai Electric Co Ltd | Ａｄ変換器の高速化装置 |
-
1988
- 1988-11-07 JP JP63281033A patent/JPH02126726A/ja active Pending
-
1989
- 1989-10-26 US US07/427,619 patent/US5061926A/en not_active Expired - Fee Related
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5061926A (en) | 1991-10-29 |
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