JPH02128218A - 乱数発生器 - Google Patents

乱数発生器

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JPH02128218A
JPH02128218A JP1211541A JP21154189A JPH02128218A JP H02128218 A JPH02128218 A JP H02128218A JP 1211541 A JP1211541 A JP 1211541A JP 21154189 A JP21154189 A JP 21154189A JP H02128218 A JPH02128218 A JP H02128218A
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に半導体回路に関し、具体的には、乱数
発生のための改良集積回路に関する。
Ｂ、従来技術 高品質の乱数発生器が利用できるということは、暗号シ
ステムの有効性にとって重要である。超大規模集積回路
（ＶＬＳ　Ｉ　）の出現と、ＶＬＳＩ中で暗号システム
が具体化されるようになって以来その一部の乱数発生器
はＶＬＳ１回路の処理に適合することが重要になった。
従来、種々の擬似乱数発生器が開発されているが、これ
等は暗号システムの裏をかきたいという意志を持つ盗聴
者によってすべて侵害されている。
乱数発生の従来の一つの方法は、線形フィードバック・
シフト・レジスタを使用するものである。
たとえば、１９６７年米国サン・フランシスコ市のホー
ルデン・デイ社によって出版されたＳ、Ｗ。
クロム著”シフト・レジスタ系列”（Ｓ、Ｗ。
Ｇｌｏｍｂ、Ｓ　ｈｉｆｔ　　Ｒｅ８ｉｓｔｅｒ　　Ｓ
　ｅｑｕｅｎｃｅｓ）（ｏｌｄｅｎ−Ｄａｙ、　Ｉｎｃ
、、　Ｓａｎ　　Ｆｒａｎｃｉｓｃｏ、　ｌ　９５７　
）は、偶然性（ランダムネス）についてのいくつかの規
準を満足する、最大長線形フィードバック・シフト・レ
ジスタを開示している。これ等の規準のうち３つの、第
１は、各周期中で、１の数と０の数が１個以上達わない
ということである。第２の規準は、周期中で半分はラン
長が１であり、１／４はラン長が２であり、１／８はラ
ン長が３である等々ということである。さらに、これ等
のラン長の各々について、１のランと同数の０のランが
存在する。第３の規準は、０シフトの場合の自己相関関
数は１であり、全ての他のシフトについては−１／　ｎ
であることである（ｎはシフト・レジスタの段数である
）。
クロム（Ｇｌｏｍｂ）等が指摘しているように、この線
形フィードバック・シフト・レジスタの系列は本来周期
的であり、従ってこのシフト・レジスタの出力は真の乱
数でなく、擬似乱数であるに過ぎない。従って、このシ
フト・レジスタは暗号システムの部品としての有効性は
少ないが、従来技術の慣習では、線形フィードバック・
シフト・レジスタの段数を十分多くして、周期の持続時
間を増大していた。たとえば、ＩＭＨのクロック周波数
で走行する、６４ビツトの最大長フィードバック・レジ
スタは、５８５０００年間も同じ値を出力しない。
しかしながら、暗号の応用では、線形フィードバック・
シフト・レジスタによる方法は、これが決定論的である
ために、侵害を受けやすい。このシフト・レジスタは、
現在の状態がわかると、すべての将来及びすべての過去
の状態が予測できる。
従来技術の線形フィードバック・シフト・レジスタの結
果の出力が優れた統計的性質を有することも事実である
が、その結果は不幸にして、完全に予測可能である。
Ｃ２発明が解決しようとする問題点 本発明の目的は、改良乱数発生器を与えることにある。
本発明の他の目的は、ＶＬＳＩの製造過程と両立する、
改良乱数発生器を与えることにある。
本発明の他の目的は、統計的品質の高い、非決定論的な
乱数を発生できる、改良乱数発生器を与えることにある
。
Ｄ５問題点を解決するための手段 本発明の目的は、フィードバック・シフト・レジスタの
出力を低周波でサンプルするか、自走リング・オツシレ
ータの発振周波数を変えることによって達成される。第
１の実施例では、自走リング・オツシレータを使用して
、サンプルされる線形フィードバック・シフト・レジス
タを駆動する。
シフト・レジスタの状態は、線形フィードバック・シフ
ト・レジスタを低周波でサンプルすることによって外部
から守られる。低周波のサンプリングによって、次のサ
ンプルが取出される前のシフト・レジスタの情報はクリ
ヤされる。これによって外部に得られるシフト・レジス
タの状態に関する情報の量は減少する。又、電力原の電
圧及び他の回路パラメータを変動させると、リング・オ
ツシレータによって発生される周波数が線形フィードバ
ック・シフト・レジスタへのクロック入力に印加される
時は、線形フィードバック・シフト・レジスタは非周期
的に動作する。線形フィードバック・シフト・レジスタ
の出力が、外部のクロック信号によって、周期的クロッ
ク速度で駆動されるサンプリング・フリップ・フロップ
によってサンプルされる。線形フィードバック・シフト
・レジスタからの非同期的直列乱数出力は、サンプリン
グ・フリップ・フロップによって周期的にサンプルされ
、擬似乱数系列からランダムな偏差を生ずる。
外部のクロッキング信号が自走リング・カウンタの周波
数よりも低いサンプリング周波数に保持されると、侵害
者によるシフト・レジスタの状態による発見が防止され
る。サンプリング・フリップ・フロップで生ずる競合状
態は、線形フィードバック・シフト・レジスタの出力を
全部分析することに依存していた侵害者の作業を著しく
複雑にする。
本発明の第２の実施例では、擬似乱数発生器として、自
走リング・オツシレータの変形を使用する。ここで自走
リンク・オツシレータのフィードバック・ループに、排
他的ＯＲ回路が導入される。
その接続はこれによって通常の線形フィードバック・シ
フト・レジスタの場合と同じように直列乱数系列が発生
されるように行われる。この実施例でも、低周波サンプ
リングを使用して、外部で得られる発生器の状態に関す
る情報が減少される。
時間的に変動する、電力源電圧と他の回路パラメータに
よって、自走擬似乱数発生器の動作周波数が、発生器の
出力に非周期的な直列乱数系列を発生する。自走擬似乱
数発生器によって発生される乱数系列の他の不確かさは
、発生器に接続される排他的ＯＲ回路の入力に生ずる競
合状態によって生ずる。この状態は電力源電圧及び他の
回路パラメータの変動により、発生器に遅延の不均衡が
生じた時に生じ、擬似乱数系列の第１の部分から第２の
部分に予測不能なスキップを生ずる。自走擬似乱数発生
器の出力にサンプリング・フリップ・フロップが接続さ
れ、このフリップ・フロップが周期的な外部クロック信
号によって駆動される。従って非周期的な擬似乱数の周
期的なサンブリンクによって生ずる競合状態に加えて、
排他的ＯＲ回路の競合状態により、系列の第１の部分か
ら第２の部分への予測不能なスキップにより、発生器に
よって発生される結果の乱数に非予測性が追加される。
これによって、システム破りをして、発生器によって発
生される次の乱数を予測しようとする侵害者の試みはさ
らに複雑になる。
Ｅ、実施例 第１図は、自走リング・オツシレータを有する、サンプ
ルされる線形フィードバック・シフト・レジスタによる
乱数発生器の第１の実施例の論理ブロック図である。Ｎ
段の線形フィードバック・シフト・レジスタ２０は、第
３Ａ図の回路図に示したような、たとえばＤ型フリップ
・フロップでよいシフト・レジスタの素子の直列接続列
より成る。
第３Ａ図のフリップ・フロップをシフト・レジスタの素
子として使用する時の端子の接続方法は第３Ｂ図に示さ
れている。第１図の線形フィードバック・シフト・レジ
スタ２０のシフト・レジスタ段１．２、・−−１，ｌ＋
１、”’　　ｎは出力周波数ｆｏを有する自走リング・
オッシレータ２２（第２図）によってクロックされる。
自走リング・オツシレータ２２は、たとえば第２図に示
したようにカスケード接続された、相補型ＭＯ５反転器
の列より構成できる。ドレイン電圧Ｖｄｄ及び大地電位
Ｇｎｄは第２図に示すように電力源４０によって供給さ
れる。この電力源は完全に一定のＤＣ電圧を発生するよ
うに構成されていてはならない。代表的な電力源電圧の
時間変動を第１３図に示す、大規模集積回路に電力を供
給する代表的な電力源は、略±１０％の公差で動作して
いる。
ｖｄｄと大地電位Ｇｎｄ間の差が５ＶであるＣＭＯＳ技
術では、電力源の経時変化は±０．５ｖである。
この電圧変動の周波数はランダムであり、電力源及びそ
の供給線上の雑音によって発生され、又同じ半導体チッ
プ上の他の回路をスイッチするオン・チップ雑音源４０
°によっても発生される。すべてのこのようなスイッチ
ング及び雑音の発生は比較的高傾度で行われ、電力源の
電圧■ｄｄの一定の公称値にランダムに変化する雑音波
形を加えている。
第１２図は、電力源４０からのｖｄｄが時間的に変化す
ることによる結果を示している。第１２図は、電力源電
圧■ｄｄの変動の関数として、リング・オツシレータの
カスケード接続反転器列中の１反転器段当りの遅延を示
したグラフである。ＣＭＯ５反転器リング・オツシレー
タの最良のケース（ＢＣ）でも、電力源電圧が略１０％
変ると、段当りの遅延は略１０％変化することが明らか
であろう。
第１２図に示した回路の動作のより悪いケース（ＷＣ）
では、変動は±１０％以上にもなる。この結果、リング
・オツシレータ２２によって発生される周波数ｆｏは一
定値ではなく、予測できないように変化する。
リング・オツシレータ２０からの周波数「０は第１図の
線形フィードバック・シフト・レジスタ２０中のＤ型フ
リップ・フロップ遅延素子をクロックするのに使用され
る。この結果、線形フィードバック・シフト・レジスタ
２０のビット・ストリーム出力中の擬似乱数の発生速度
は時間とともに変化する。線形フィードバック・シフト
・レジスタ２０の出力は、排他的ＯＲ回路（Ｅ　Ｘ　Ｏ
Ｉｔ　）２８の出力であるノード２４か、線形フィード
バック・シフト・レジスタ２０の第Ｎ番目、即ち最後の
段の出力に接続されたＥＸＯ１’ｔ２３の入力ノード２
４°に接続できる。
いずれの場合にも、線形フィードバック・シフト・レジ
スタ２０の出力は、線形フィードバック・シフト・レジ
スタ２０の出力をサンプルするのに使用されるＤ型フリ
ップ・フロップ２６のＤ入力に接続される。
線形フィードバック・シフト・レジスタは従来技術で一
般に知られていて、擬似乱数系列を発生するものである
。これについては、たとえば、１９７６年１２月刊のＩ
　ＥＥＥ論文集、第６４巻、第１２号、第１７１５−１
７３０頁のＦ、Ｊ、フックウィリアムズ等による論文”
擬似乱数系列及び装置”　（Ｆ、　　Ｊ、　ＭａｃＷｉ
ｌｌｉａｍｓ、　ｅｔ　ａｌ、。
”Ｐｓｅｕｄｏ−Ｒａｎｄｏｍ　　５ｅｑｕｅｎｃｅｓ
ａｎｄ　　Ａｒｒａｙｓ。
Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　　Ｉ　ＥＥＥ
、　Ｖｏｌ、　６４ｓＮｏ、　　１２．Ｄｅｃｅｍｂｅ
ｒ　　１９７６＋ｐｐ、　　１７１５　１７３０）に説
明がなされている。この論文には、線形フィードバック
・シフト・レジスタに基づく、多くの例示的な擬似乱数
発生器が説明されている。この線形フィードバック・シ
フト・レジスタは直列のビット・ストリームを発生する
が、その２進の数値は、繰返される自然の周期を有する
擬似乱数の系列をなしている。擬似乱数発生器に使用さ
れる線形フィードバック・シフト・レジスタ中の遅延段
の数が多くなればなる程、周期的な繰返しが発生される
迄の系列中の擬似乱数の数は多くなる。もし侵害者が擬
似乱数系列を発生するのに使用されている線形フィード
バック・シフト・レジスタのタイプを識別でき、且侵害
者が擬似乱数値の１つを傍受できると、侵害者は発生器
が擬似乱数系列のどの部分を発生しているかを知ること
ができるので、次に発生する擬似乱数値を予測できる。
しかしながら、本発明に従えば、Ｄ型フリップ・フロッ
プ２６が低い周波数でサンプリングされるので、侵害者
はシフト・レジスタの各ビットを知ることができなくな
る。低い周波数でサンプルすると、他のビットが取出さ
れる前にすべてのビットをクリヤすることができる。こ
れによって、外界で得られる情報は最小になる。さらに
、サンプリング・フリップ・フロップ２６に競合状態を
導入すると、発生される擬似乱数値にある程度の予測不
可能性が発生し、侵害者は現在の発生値を端に傍受する
だけでは、次の値を予測することは一層困難になる。こ
れは第１図の線形フィードバック・シフト・レジスタか
らの擬似乱数値の非同期的出力を、外部クロックによっ
て線２５上に発生される周期的サンプリング信号でサン
プリングすることによって達成される。周期的外部サン
プリング信号は線２５を介してカウンタ２８に入力され
、これによってその周波数が逓減され、効果的なりロッ
ク信号がカウンタ２８から出力されて、Ｄ型フリップ・
フロップ２６のクロック入力（ＣＫ）に印加される。カ
ウンタ２８によって、サンプリング・フリップ・フロッ
プ２６に印加されるクロック信号の周波数ｆは、線形フ
ィードバック・レジスタの最初の段１から最後の段Ｎ迄
信号を巡回させる時の周波数ｆｏよりも低くなくてはな
らない。即ちｆはｆ　ｏ　／　ｎよりも低い。外部のク
ロック信号による低周波サンプリングによって、侵害者
がシステム破りに必要なシフト・レジスタの状態の発見
が防止される。もし侵害者が、シフト・レジスタの各ビ
ットをサンプルできる程十分高い外部のクロック周波数
で走らせようとしても、カウンタ２８の論理回路は（十
分高速でないために）これに応答できない。線形フィー
ドバック・シフト・レジスタ２０によって発生された擬
似乱数系列の結果のサンプル値は、次にサンプリング・
フリップ・フロップ２６の出力Ｑから、乱数出力線３２
上に出力される。この出力は、線形フィードバック・シ
フト・レジスタ２０の非同期出力を周期的にサンプリン
グしたことによって、予測不能の値の系列を表わす直列
ビット・ストリームである。
第１図の回路の傍聴者による侵害の受は易すさは、線形
フィードバック・シフト・レジスタ２０の状態が、ＬＳ
Ｉチップ３０の入／出力ビンで関知されないように、Ｌ
ＳＩチップ３０上に第１図の回路を物理的に位置付ける
ことによってさらに減少することができる。これは、通
常のレベル感知走査設計（ＬＳＳＤ）テストのように、
線形フィードバック・シフト・レジスタ２０中のシフト
・レジスタ段のテストを行わせないようにして行われる
。さらに、自走リング・オツシレータのリング・オツシ
レータ周波数は、カウンタ２８に印加される、線２５上
の外部入力クロックに関連があってはならない。この非
関連付けは、リング・オツシレータ２２をチップの外部
からアクセスできないようにすることによって達成され
る。第１図の回路を干渉されにくくする一つの方法は、
フリップ・チップ結合技術によって通常行われているよ
うに、回路をチップの下側に形成する方法である。
回路に電力を供給中、もしくは雑音による過渡状態とし
て、第１図の線形フィードバック・シフト・レジスタ２
０の遅延段１乃至Ｎ中にすべて０の状態が発生した場合
には、このすべて０の状態を検出して訂正するために追
加の周辺回路を与えることができる。
第４図は、本発明の第２の実施例の、自走擬似乱数発生
器を示す。この発生器はＩＥＸＯＲ段４４を介して接続
される、第１図のリング・オツシレータ２２の変形のカ
スケード接続遅延段からのフィードバック・ループを有
し、擬似乱数系列を発生している。この様子は第４図に
反転器段ＡＯ乃至Ａ３のカスケード接続列が自走擬似乱
数発生器４２中の遅延段の列を形成するものとして示さ
れている。発生器４２の出力ノードＣは２人力ＩＥＸＯ
Ｒ回路４４の１人力に接続されている。ＥＸＯＲ４４へ
の他の入力Ｅは発生器４２の遅延段Ａ１乃至Ａ３の１つ
の出力に接続されている。この構成は通常の線形フィー
ドバック・シフト・レジスタの構成と同じであり、ノー
ドＢもしくはノードＣの２進ビツト・ストリームは擬似
乱数系列となる。
従ってノードＢが第４図の出力ノードとして使用でき、
この出力は第１図の回路で説明したのと同じように線４
３を介してＤ型フリップ・フロップ２６のＤ入力に接続
される。
第４図の自走擬似乱数発生器の動作は、第１図のサンプ
ルされる線形フィードバック・シフト・レジスタには存
在しない追加の特徴を有する。電力源４０の電圧の時間
変、動による、発生器４２の遅延段ＡＯ乃至へ３中に生
ずる遅延の不均衡によって、ＥＸＯＲ回路４４への２入
力間には時々競合状態が生ずる。この様子は、第４図の
発生器の動作の例として第１１Ａ図、第１１Ｂ図及び次
の表に示されている。第４図の発生器は、夫々の遅延段
を線形フィードバック・シフト・レジスタ表示の簡単な
遅延ブロックとして示した第７図のように簡単に表示で
きる。次の表は第７図の回路の通常の動作中に生ずる擬
似乱数値の系列を示すものである。
（以上番号Ｏ〜１４が通常動圧の完全な１サイクル） 表から明らかなように、系列が繰返される前には、１状
態当９４個の２進ビツトより成る１５状態の常態周期が
存在する０通常の動作における常態３．４及び５を第１
１Ａ図に示す。この場合は、遅延段ＡＯ乃至Ａ３中には
公称の遅延が発生している。第５状態では、第７図の回
路によって系列０１１０が発生される。遅延段Ａ１は２
進値１（Ｘ項）をＥ　Ｘ　ＯＲ４４の第１の入力Ｅに加
え、遅延段ＡＯは２進値ＯをＥＸＯＩえ４４の第２の入
力Ｃに加えている。通常の動作では、これによってＥＸ
ＯＲはノードＢに２進１を出力し、このことは表の乱数
系列の状態６に対応する最初のビット（×３）として示
されている。しかしながら、電力源電圧■ｄｄに時間変
動があるか、回路のパラメータに他の変動があって、段
ＡＯ乃至Ａ３中の信号の伝搬に遅延の不均衡が生じた時
は、ＥＸＯＲ４４の２人力Ｅ及びＣに競合状態が生ずる
。たとえば、段Ａ１からのＥ上の出力が段ＡＯからのＣ
上の出力に刊して、第１１Ｂ図に示すように遅延してい
る時は、その出力には誤って２進Ｏが発生する。この様
子を表の第２サイクルのところに示す。
ここでは状態５に続く状態はもはや意図された状態６、
即ち２進系列１０１１でなく、状態１３、即ち２進系列
００１１になる。本発明に従うこの擬似乱数系列の位置
の予測できないシフトによって、さらに予測が困難にな
る。
自走擬似乱数発生器４２の出力は綿４３を介して、サン
プリング・フリップ・フロップ２６の０人力に印加され
る。フリップ・フロップ２６は椋２５上に印加される外
部クロック信号により、カウンタ２８を介して周期的な
りロック周波数で駆動する。このクロッキングの周波数
は、遅延段ＡＯ乃至Ａ３を巡回させて、擬似乱数値を発
生するための周波数Ｆより小さくなければならない。換
言すると、サンプリング・フリップ・フロップ２６はそ
の周期が発生器４２のすべての遅延段ＡＯ２Ａ１、Ａ２
、Ａ３を信号が伝搬する持続時間よりも長い周波数でサ
ンプルされる。サンプリング・フリップ・フロップ２６
による線４３上に非同期的に発生されるビット・ストリ
ームの同期的サンブリングによって、第１図のサンプル
される線形フィードバック・シフト・レジスタについて
上述したのと同じ型の、出力１ｔｌｉＩ３２−トの出力
の予測不能性が得られる。
第４図に示した本発明の第２の実施例は、擬似乱数値の
ランダムな発生源が２つある。第１のものはＥＸＯｒｔ
４４に発生する競合状態であり、第２のものは綿４３．
ｈの信号の非同期的発生と、サンプリング・フリップ・
フロップ２６に印加される、入力クロック線２５からの
周期的サンプリング信号間に発生される競合状態である
。従って、この結果得られる擬似乱数系列の予測不可能
性のレベルは、侵害者が発生器によって発生されるその
後の値を予測するのを極めて困難にする。
第６Ａ図は、段当り２つの反転器を有するリング・オツ
シレータの遅延段素子Ａ２を示す。遅延段Ａ２等は、最
小限少なくとも２個の反転器ではカスケード接続されて
いる。任意の偶数個の反転器が、遅延段の入力と出力間
の信号の極性を保存して、段当りの所望の遅延を発生す
るのに必要である。段当りの反転器の数は増加でき、第
６Ｂ図は段たとえばＡ２“当り８個の反転器を示してい
る。１段当り６乃至１０個の反転器で、本発明にとって
妥当な良好な動作を与えることがわかっている。第４図
の遅延素子ＡＯ，ＡＩ、Ａ２、Ａ３は十分速い立上り、
立下り特性を有して、次の信号の繊維が始まる前に、人
力信号が常に定常状態に達していなくてはならない。そ
うでないと、各素子ＡＯ１Ａ１、Ａ２、Ａ３の有効遅延
量が減少する。もし遅延量が減少すると、ＥＸＯＲ４４
の入力への信号の到着時間が乱れる。適切な応答は各遅
延段ＡＯ，ＡＩ、Ａ２及びＡ３の持続時間を長くするこ
とによって保証できるが、これは各遅延素子に十分大き
な遅延−立上り時間比を与えることによって達成される
。各素子ＡＯ１Ａ１、Ａ２及びＡ３のための遅延−立上
り時間比は少なくとも３対１、好ましくは５対１でなけ
ればならない。従って、第４図の発生器４２中の各遅延
素子ＡＯ，ＡＩ、Ａ２及びＡ３はＬＳＩチップ３０上の
回路を形成するための半導体技術に依存して、段当り少
なくとも６個、好ましくは１０個の反転器を使用する必
要がある。
第５図は、第４図に示したようにノードＢでサンプルさ
れるのでなく、ノードＣでサンプルされる第４図の発生
器の変形である。このサンプリング方法は第４図の場合
と同じである。それは発生器４２のノードＢで始まり、
段Ａ３、Ａ２、Ａ１及びＡＯのカスケード列を通る２通
信号の値が、最後にはノードＣに同じ極性で発生するか
らである。
第８図は、第４図及び第５図に示された４つの遅延段で
なく８つの遅延段を使用した第４図及び第５図の発生器
４２の変形を示す。第８図の発生器には、第７図に示し
た単一のＥＸＯＲに代わって、３つのＥＸＯｆｔ４４．
４４°及び４４”が与えられている。自走擬似乱数発生
器４２に具体化できる線形フィードバック・シフト・レ
ジスタ構造には、１出のフックウィリアムズ等による論
文に示されているように種々の変形がある。各側の擬似
乱数発生器で、発生器４２の遅延段を形成する反転器に
印加される電力源の電圧の時間変動は、ＥＸＯＲ４４，
４４“、４４”の入力に競合状態を発生し、擬似乱数系
列の第１の部分から第２の部分へのスキップを生ずる。
第９図は、図示されているように接続された４つの２人
力ＮＡＮＤ回路より成る排他的ＯＲ回路の論理ブロック
図である。
第１０図は、第９図のＮＡＮＤ論理ブロックに使用でき
るＮＡＮＤ論理機能を実行するＣＭＯＳ回路の回路図で
ある。
上述のように、本１発明は予測できない擬似乱数を発生
して、出力ビット・ストリーム中の次の値を予測できな
いものにする。本発明は、予測できない乱数の発生が暗
号発生に使用されるマスク・キー値の発生に不可欠な暗
号発生に特に応用できる。本発明は機密度の高い暗号発
生に使用できる予測不能な擬似乱数系列のための信頼性
のある発生源を与える。
Ｆ３発明の効果 本発明に従えば、信頼性が相当に改良された乱数発生器
が与えられる。
【図面の簡単な説明】
第１図は、自走リング・オツシレータを有する、サンプ
ルされる縁形フィードバック・シフト・レジスタ乱数発
生器の本発明の第１の実施例の論理図である。 第２図は、自走リング・オツシレータの回路図である。 第３Ａ図は、第１図のシフト・レジスタの遅延素子に使
用できる、Ｄ型フリップ・フロップの回路図である。 第３Ｂ図は、第３Ａ図のＤ型フリップ・フロップをシフ
ト・レジスタ素子として使用される時の端子の接続方法
を示した図である。 第４図は、ノードＢでサンプルされる、自走擬似乱数発
生器を示した、本発明の第２の実施例の回路兼論理図で
ある。 第５図は、ノードＣでサンプルされる第４図の実施例の
変形を示した図である。 第６Ａ図は、段が２つのカスケード接続された反転器よ
り成る、自走擬似乱数発生器の１段を示す回路図である
。 第６Ｂ図は、段が８つのカスケード接続反転器より成る
、自走擬似乱数発生器の代替１段を示した図である。 第７図は、４つの遅延段及び単一の排他的ＯＲブロック
を有する、自走擬似乱数発生器の論理ブロック図である
。 第８図は、８つの遅延段及び３つの排他的Ｏｆｔブロッ
クを有する、自走擬似乱数発生器の論理ブロック図であ
る。 第９図は、排他的ＯＲ回路の論理ブロック図である。 第１０図は、ＮＡＮＤ回路の回路図である。 第１１Ａ図は、第７図の発生器の、通常遅延の場合の動
作を示したタイミング図である。 第１１Ｂ図は、第７図の発生器の遅延が不均衡な場合の
動作を示した図である。 第１２図は、電力源電圧Ｖｄｄの関数として、自走擬似
乱数発生器の１段の遅延を示したグラフ図である。 第１３図は、時間とともに変化する電力源電圧を示した
グラフ図である。 ２０・・・・フィードバック・シフト・レジスタ、２２
・・・・自走リング・オツシレータ、２３・・・・ＥＸ
ＯＲ回路、２６・・・・サンプリング・フリップ・フロ
ップ、２８・・・・カウンタ、４０・・・・電力源、４
２・・・・自走擬似乱数発生器、４４．４４′　４４　
″　・・　・・　ＥＸＯＲ回ｙ各。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） Ａ２ 第６Ｂコ 第７ｍ ゼ 澱

Claims (1)

  1. 【特許請求の範囲】 （イ）列をなすように直列に接続された複数の遅延段を
    有し、前記列の最初の段に入力及び最後の段に出力を有
    し、各段は少なくとも２つの反転器より成り、各反転器
    は時間的に電圧が変動する電力源に接続された入力端子
    を有し、 （ロ）前記最後の段の出力と最初の段間のフィードバッ
    ク経路中に結合された排他的ＯＲ回路を有し、（ハ）前
    記複数の遅延段は前記排他的ＯＲ回路の第１の入力とし
    て結合された出力を有する第１の部分複数の段を有し、 （ニ）前記複数の遅延段は前記排他的ＯＲ回路の第２の
    入力として結合された出力を有する残りの第２の部分複
    数の段を有し、 （ホ）前記排他的ＯＲ回路は、前記遅延段の第１及び第
    ２の部分複数の段からの入力に応答して、擬似乱数を発
    生し、 （ヘ）前記複数の遅延段中の相継ぐ各段は、伝搬する信
    号に、前記ランダムに変動する電力源電圧に応答してラ
    ンダムに変動する伝搬遅延を与えて、前記排他的ＯＲ回
    路の第１及び第２の入力間にランダムに発生する競合状
    態を発生し、 （ト）前記排他的ＯＲ回路が、前記ランダムに発生する
    競合状態に応答して前記擬似乱数信号パターンをランダ
    ムに変化させるように構成されている乱数発生器。
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