JPH02128254A - キャッシュ制御方式 - Google Patents
キャッシュ制御方式Info
- Publication number
- JPH02128254A JPH02128254A JP63283327A JP28332788A JPH02128254A JP H02128254 A JPH02128254 A JP H02128254A JP 63283327 A JP63283327 A JP 63283327A JP 28332788 A JP28332788 A JP 28332788A JP H02128254 A JPH02128254 A JP H02128254A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- memory
- directory
- cache memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 72
- 238000001514 detection method Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000011218 segmentation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュの制御方式に関し、特にキャッシュ
メモリあるいはキャッシュディレクトリからのデータあ
るいはアドレス読出し時にエラーが検出されたときのキ
ャッシュ制御方式に関する。
メモリあるいはキャッシュディレクトリからのデータあ
るいはアドレス読出し時にエラーが検出されたときのキ
ャッシュ制御方式に関する。
中央処理装置（以下ＣＰＵと呼ぶ）と主記憶装置（以下
メインメモリと呼ぶ）との動作スピードのギャップを埋
めるために、両装置間に高速・小容量のメモリで構成さ
れたキャッシュメモリ及びキャッシュディレクトリを設
け、メインメモリの一部をキャッシュメモリにも格納す
ることがＣＰＵからのメモリデータ読出しを高速化する
キャッシュ記憶方式は周知のとおりである。
メインメモリと呼ぶ）との動作スピードのギャップを埋
めるために、両装置間に高速・小容量のメモリで構成さ
れたキャッシュメモリ及びキャッシュディレクトリを設
け、メインメモリの一部をキャッシュメモリにも格納す
ることがＣＰＵからのメモリデータ読出しを高速化する
キャッシュ記憶方式は周知のとおりである。
従来、この種のキャッシュ記憶方式はＣＰＵからのメイ
ンメモリデータ続出しアドレスの下位数ビットがメイン
メモリのデータを格納するキャッシュメモリとアドレス
の上位ビット及び有効ビットを格納するキャッシュディ
レクトリとに与えられる。そしてキャッシュメモリに有
効なデータが格納されている（ヒツト〉が否（ミスヒツ
ト）かが調べられ、ヒツトならばキャッシュメモリより
読出したデータがＣＰＵに送出されるが、ミスヒツトな
らばメインメモリより新たにデータを読出しＣＰＵに送
出するとともに、キャッシュメモリ及びキャッシュディ
レクトリが更新される。メインメモリアクセスの性能を
上げるためにはキャッシュ記憶のブロック群（コンパー
トメント）を増やし、更にキャッシュメモリ、キャッシ
ュディレクトリの容量を増やしヒツト率を上げればよい
。
ンメモリデータ続出しアドレスの下位数ビットがメイン
メモリのデータを格納するキャッシュメモリとアドレス
の上位ビット及び有効ビットを格納するキャッシュディ
レクトリとに与えられる。そしてキャッシュメモリに有
効なデータが格納されている（ヒツト〉が否（ミスヒツ
ト）かが調べられ、ヒツトならばキャッシュメモリより
読出したデータがＣＰＵに送出されるが、ミスヒツトな
らばメインメモリより新たにデータを読出しＣＰＵに送
出するとともに、キャッシュメモリ及びキャッシュディ
レクトリが更新される。メインメモリアクセスの性能を
上げるためにはキャッシュ記憶のブロック群（コンパー
トメント）を増やし、更にキャッシュメモリ、キャッシ
ュディレクトリの容量を増やしヒツト率を上げればよい
。
しかしながらメインメモリの物理的なアドレス（物理ア
ドレス）とＣＰＵから出力されるアドレル（論理アドレ
ス）との間で、セグメンテーションあるいはベージング
という方式を取入れ論理アドレスから物理アドレスへの
アドレス変換機構を採用している場合が多い。このため
、ＣＰＵの１サイクル中にアドレス変換機構により変換
された物理アドレスをキャッシュメモリ及びキャッシュ
ディレクトリに与え、ヒツトチエツクを行ないデータを
ＣＰＵに送出することは遅延時間的に非常に厳しい。よ
ってキャッシュメモリ及びキャッシュディレクトリに与
えられるアドレスはアドレス変換を必要としないビット
に限られる。その結果、キャッシュメモリ及びキャッシ
ュディレクトリの所望語数と大容量・高速化傾向にある
近年のメモリ素子との語数にギャップが生じ、最適なキ
ャッシュメモリ及びキャッシュディレクトリが構成でき
ず、物理的な容量の数分の−しかキャッシュメモリ、キ
ャッシュディレクトリとして使用されていない。
ドレス）とＣＰＵから出力されるアドレル（論理アドレ
ス）との間で、セグメンテーションあるいはベージング
という方式を取入れ論理アドレスから物理アドレスへの
アドレス変換機構を採用している場合が多い。このため
、ＣＰＵの１サイクル中にアドレス変換機構により変換
された物理アドレスをキャッシュメモリ及びキャッシュ
ディレクトリに与え、ヒツトチエツクを行ないデータを
ＣＰＵに送出することは遅延時間的に非常に厳しい。よ
ってキャッシュメモリ及びキャッシュディレクトリに与
えられるアドレスはアドレス変換を必要としないビット
に限られる。その結果、キャッシュメモリ及びキャッシ
ュディレクトリの所望語数と大容量・高速化傾向にある
近年のメモリ素子との語数にギャップが生じ、最適なキ
ャッシュメモリ及びキャッシュディレクトリが構成でき
ず、物理的な容量の数分の−しかキャッシュメモリ、キ
ャッシュディレクトリとして使用されていない。
一方、キャッシュメモリあるいはキャッシュディレクト
リからの読出しデータあるいはアドレスの障害がＣＰＵ
の実効メインメモリアクセス性能に与える影響は大きく
、もし誤りが検出く誤り訂正方式を採用する場合は訂正
不可能な誤りの検出）されると、ヒツトしていても当該
コンパートメントまたはキャッシュ記憶装置全体を切離
して、デグレード運転するようにしている。
リからの読出しデータあるいはアドレスの障害がＣＰＵ
の実効メインメモリアクセス性能に与える影響は大きく
、もし誤りが検出く誤り訂正方式を採用する場合は訂正
不可能な誤りの検出）されると、ヒツトしていても当該
コンパートメントまたはキャッシュ記憶装置全体を切離
して、デグレード運転するようにしている。
上述した従来のキャッシュ制御方式は、キャッシュメモ
リ及びキャッシュディレクトリに与えるアドレスは変換
を必要としないビットに限られるため、物理的には所望
語数の数倍の容量をもっているにもかかわらず、キャッ
シュメモリあるいはキャッシュディレクトリからの読出
しデータに誤りが検出されるとデグレード運転されるた
めメモリアクセスの性能低下を招くという欠点がある。
リ及びキャッシュディレクトリに与えるアドレスは変換
を必要としないビットに限られるため、物理的には所望
語数の数倍の容量をもっているにもかかわらず、キャッ
シュメモリあるいはキャッシュディレクトリからの読出
しデータに誤りが検出されるとデグレード運転されるた
めメモリアクセスの性能低下を招くという欠点がある。
本発明のキャッシュ制御方式は、所望語数の数倍の容量
〈ワード数）をもつメモリ素子で構成されたキャッシュ
メモリ及びキャッシュディレクトリと、前記キャッシュ
メモリからの読出しデータの誤りを検出するデータエラ
ー検出回路と、前記キャッシュディレクトリからの読出
しアドレスの誤りを検出するディレクトリエラー検出回
路と、キャッシュメモリ及びキャッシュディレクトリ用
にそれぞれアドレスの一部となる中央処理装置から書換
え可能な数ビットのレジスタとを有している。
〈ワード数）をもつメモリ素子で構成されたキャッシュ
メモリ及びキャッシュディレクトリと、前記キャッシュ
メモリからの読出しデータの誤りを検出するデータエラ
ー検出回路と、前記キャッシュディレクトリからの読出
しアドレスの誤りを検出するディレクトリエラー検出回
路と、キャッシュメモリ及びキャッシュディレクトリ用
にそれぞれアドレスの一部となる中央処理装置から書換
え可能な数ビットのレジスタとを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図において、本発明の一実施例は所望語数の数倍の
容量（ワード数）をもつメモリ素子く例えばスタティッ
クＲＡＭ）で構成されたキャッシュディレクトリ１と、
キャッシュディレクトリ書込み回路２と、キャッシュデ
ィレクトリ１と同様に所望語数の数倍の容量（ワード数
）をもつメモリ素子で構成されたキャッシュメモリ３と
、キャッシュメモリ書込み回路４とを含むキャッシュ制
御方式で、キャッシュディレクトリ１及びキャッシュメ
モリ３は必要に応じてｎ個のコンパートメントをもつこ
とができる。アドレスレジスタ５はＣＰＵ（図示せず）
から出力されるアドレス（論理アドレス）をセットする
ものである。アドレス変換機構６は論理アドレスから物
理アドレスへ変換するための変換機構で、アドレスレジ
スタ５の上位ビットＡＤＨが入力される。アドレス選択
回路７はアドレス変換機構６によって変換されたアドレ
スＡＤＨ’とアドレスレジスタ５の上位ビットＡＤＨを
必要に応じて選択するもので、ビット検出制御回路、８
はキャツシュヒツトあるいはミスヒツトを判定して各種
制御を行なう制御回路である。エラー検出回路９はキャ
ッシュディレクトリのエラーを検出する回路で、レジス
タ１０はキャッシュディレクトリのアドレスの一部とな
る情報を格納するＤレジスタで、レジスタ１１はキャッ
シュメモリのアドレスの一部となる情報を格納するＭレ
ジスタであり、Ｄレジスタ１０．およびＭレジスタ１１
はともにＣＰＵからライト／リードが可能である。デー
タエラー検出回路１２はキャッシュメモリ３からの出力
データのエラーを検出する回路であり、データ選択回路
１３はキャッシュメモリ３からのデータとメインメモリ
からのデータを選択する回路であり、キャツシュヒツト
時はキャッシュメモリ３からのデータを、ミスヒツト時
にはメインメモリから新たに読出したデータをＣＰＵへ
ＤＡＴとして出力する。
容量（ワード数）をもつメモリ素子く例えばスタティッ
クＲＡＭ）で構成されたキャッシュディレクトリ１と、
キャッシュディレクトリ書込み回路２と、キャッシュデ
ィレクトリ１と同様に所望語数の数倍の容量（ワード数
）をもつメモリ素子で構成されたキャッシュメモリ３と
、キャッシュメモリ書込み回路４とを含むキャッシュ制
御方式で、キャッシュディレクトリ１及びキャッシュメ
モリ３は必要に応じてｎ個のコンパートメントをもつこ
とができる。アドレスレジスタ５はＣＰＵ（図示せず）
から出力されるアドレス（論理アドレス）をセットする
ものである。アドレス変換機構６は論理アドレスから物
理アドレスへ変換するための変換機構で、アドレスレジ
スタ５の上位ビットＡＤＨが入力される。アドレス選択
回路７はアドレス変換機構６によって変換されたアドレ
スＡＤＨ’とアドレスレジスタ５の上位ビットＡＤＨを
必要に応じて選択するもので、ビット検出制御回路、８
はキャツシュヒツトあるいはミスヒツトを判定して各種
制御を行なう制御回路である。エラー検出回路９はキャ
ッシュディレクトリのエラーを検出する回路で、レジス
タ１０はキャッシュディレクトリのアドレスの一部とな
る情報を格納するＤレジスタで、レジスタ１１はキャッ
シュメモリのアドレスの一部となる情報を格納するＭレ
ジスタであり、Ｄレジスタ１０．およびＭレジスタ１１
はともにＣＰＵからライト／リードが可能である。デー
タエラー検出回路１２はキャッシュメモリ３からの出力
データのエラーを検出する回路であり、データ選択回路
１３はキャッシュメモリ３からのデータとメインメモリ
からのデータを選択する回路であり、キャツシュヒツト
時はキャッシュメモリ３からのデータを、ミスヒツト時
にはメインメモリから新たに読出したデータをＣＰＵへ
ＤＡＴとして出力する。
第２図はＣＰＵからのメインメモリ読出し時の動作フロ
ーチャートである。第２図において、本実施例はアドレ
スレジスタ５の下位ビットＡＤＬがキャッシュディレク
トリ１．キャッシュメモリ３のアドレスとして与えられ
、それぞれから出力されるデータがエラー検出回路９．
１２でチエツクされる（ステップ■）、エラーがなけれ
ばヒツト検出制御回路８でヒツトあるいはミスヒツトが
判断され（ステップ■）、ヒツトならばＣＰＵヘキャッ
シュメモリ３がらのデータをＤＡＴとして出力するとと
もに何らかの応答信号を出力する（ステップ■）、ミス
ヒツトならばミスヒツト時のアドレス（ＡＤＨ変換後の
ＡＤＨ’あるいは変換不用ならばＡＤＨと下位ビットＡ
ＤＬとによるＡＤＤ）によってメインメモリから新たに
データを読出す（ステップ■）、そして読出しなデータ
をキャッシュメモリに書込み、キャッシュディレクトリ
を更新する（ステップ■）と同時にＣＰＵへ読出したデ
ータをＤＡＴとして出力し、応答信号を送出する（ステ
ップ■）。
ーチャートである。第２図において、本実施例はアドレ
スレジスタ５の下位ビットＡＤＬがキャッシュディレク
トリ１．キャッシュメモリ３のアドレスとして与えられ
、それぞれから出力されるデータがエラー検出回路９．
１２でチエツクされる（ステップ■）、エラーがなけれ
ばヒツト検出制御回路８でヒツトあるいはミスヒツトが
判断され（ステップ■）、ヒツトならばＣＰＵヘキャッ
シュメモリ３がらのデータをＤＡＴとして出力するとと
もに何らかの応答信号を出力する（ステップ■）、ミス
ヒツトならばミスヒツト時のアドレス（ＡＤＨ変換後の
ＡＤＨ’あるいは変換不用ならばＡＤＨと下位ビットＡ
ＤＬとによるＡＤＤ）によってメインメモリから新たに
データを読出す（ステップ■）、そして読出しなデータ
をキャッシュメモリに書込み、キャッシュディレクトリ
を更新する（ステップ■）と同時にＣＰＵへ読出したデ
ータをＤＡＴとして出力し、応答信号を送出する（ステ
ップ■）。
ステップ■でエラーが検出されるとＣＰＵヘエラー信号
ＥＲＲＤあるいはＥＲＲＭを送出しくステップ■）、ミ
スヒツト時と同様にアドレスＡＤＤでメインメモリから
データを読出しくステップ■）、ｃｐｕヘデータと応答
信号を出力する（ステップ■）。ＣＰＵはエラー信号を
受は取ると、処理の区切り（例えばソフトウェア命令間
）でエラー処理ルーチンヘトラップし、エラー要因（キ
ャッシュディレクトリあるいはキャッシュメモリ）を判
別してエラーを起したキャッシュディレクトリ又はキャ
ッシュメモリに対応するＤレジスタ１０あるいはＭレジ
スタ９に“１”を加えることにより別のアドレス部を次
回のメインメモリアクセス時より使用することができる
。
ＥＲＲＤあるいはＥＲＲＭを送出しくステップ■）、ミ
スヒツト時と同様にアドレスＡＤＤでメインメモリから
データを読出しくステップ■）、ｃｐｕヘデータと応答
信号を出力する（ステップ■）。ＣＰＵはエラー信号を
受は取ると、処理の区切り（例えばソフトウェア命令間
）でエラー処理ルーチンヘトラップし、エラー要因（キ
ャッシュディレクトリあるいはキャッシュメモリ）を判
別してエラーを起したキャッシュディレクトリ又はキャ
ッシュメモリに対応するＤレジスタ１０あるいはＭレジ
スタ９に“１”を加えることにより別のアドレス部を次
回のメインメモリアクセス時より使用することができる
。
以上説明したように本発明は、物理的に所望語数の数倍
の容量（ワード数）をもったキャッシュディレクトリ、
キャッシュメモリのアドレスの一部として数ビットのレ
ジスタを設け、エラー発生時レジスタの値を変えること
によりキャッシュ記憶装置として物理的な別のアドレス
部を使用するため、メモリ素子を有効に利用できるとと
もにキャッシュ記憶装置のデグレード運転を回避できる
効果がある。
の容量（ワード数）をもったキャッシュディレクトリ、
キャッシュメモリのアドレスの一部として数ビットのレ
ジスタを設け、エラー発生時レジスタの値を変えること
によりキャッシュ記憶装置として物理的な別のアドレス
部を使用するため、メモリ素子を有効に利用できるとと
もにキャッシュ記憶装置のデグレード運転を回避できる
効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例における動作フローを示す図である。 １・・・キャッシュディレクトリ、２・・・キャッシュ
ディレクトリ書込み回路、３・・・キャッシュメモリ、
４・・・キャッシュメモリ書込み回路、５・・・アドレ
スレジスタ、６・・・アドレス変換機構、７・・・アド
レス選択回路、３・・・ヒツト検出制御回路、９・・・
ディレクトリエラー検出回路、１０・・・レジスタ（Ｄ
レジスタ）、１１・・・レジスタ（Ｍレジスタ）、１２
・・・データエラー検出回路、１３・・・データ選択回
路。
本発明の一実施例における動作フローを示す図である。 １・・・キャッシュディレクトリ、２・・・キャッシュ
ディレクトリ書込み回路、３・・・キャッシュメモリ、
４・・・キャッシュメモリ書込み回路、５・・・アドレ
スレジスタ、６・・・アドレス変換機構、７・・・アド
レス選択回路、３・・・ヒツト検出制御回路、９・・・
ディレクトリエラー検出回路、１０・・・レジスタ（Ｄ
レジスタ）、１１・・・レジスタ（Ｍレジスタ）、１２
・・・データエラー検出回路、１３・・・データ選択回
路。
Claims (1)
- 所望語数の数倍の容量（ワード数）をもつメモリ素子
で構成されたキャッシュメモリ及びキャッシュディレク
トリと、前記キャッシュメモリからの読出しデータの誤
りを検出するデータエラー検出回路と、前記キャッシュ
ディレクトリからの読出しデータの誤りを検出するディ
レクトリエラー検出回路と、中央処理装置から書込み可
能な数ビットのレジスタをキャッシュメモリとキャッシ
ュディレクトリ用に設け、２つの該レジスタをそれぞれ
キャッシュメモリ、キャッシュディレクトリのアドレス
の一部とすることにより、前記データエラー検出回路あ
るいはディレクトリエラー検出回路で誤りを検出しても
前記レジスタの値を変えることによりキャッシュメモリ
あるいはキャッシュディレクトリの別のアドレス部を使
用するようにしたことを特徴とするキャッシュ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283327A JPH02128254A (ja) | 1988-11-08 | 1988-11-08 | キャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283327A JPH02128254A (ja) | 1988-11-08 | 1988-11-08 | キャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128254A true JPH02128254A (ja) | 1990-05-16 |
Family
ID=17664037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283327A Pending JPH02128254A (ja) | 1988-11-08 | 1988-11-08 | キャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05165722A (ja) * | 1991-12-17 | 1993-07-02 | Fujitsu Ltd | キャッシュメモリ障害処理方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188399A (ja) * | 1982-04-27 | 1983-11-02 | Nec Corp | デ−タバツフアメモリ装置 |
-
1988
- 1988-11-08 JP JP63283327A patent/JPH02128254A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188399A (ja) * | 1982-04-27 | 1983-11-02 | Nec Corp | デ−タバツフアメモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05165722A (ja) * | 1991-12-17 | 1993-07-02 | Fujitsu Ltd | キャッシュメモリ障害処理方式 |
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