JPH0212867A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、 に関するものである。

〔従来の技術〕

特に出力回路 従来の相補形ＭＯ８）ランリスタの３ステ一ト出力回路
の一般的な構成を第４図に示す。

Ｐチャネルトランジスタ３とＮチャネルトランジスタ４
によって相補型ＭＯ８）ランリスタ回路が構成されてい
て、その出力は出力端子１に接続されている。Ｐチャネ
ルトランジスタ３のゲート入力には、制御端子８からの
制御信号と入力端子９からの信号とを入力とする論理積
ゲート１７の出力が入力される。またＮチャネルトラン
ジスタ４のゲート入力には制御信号の反転信号と入力信
号とを入力する論理和ゲート１８の出力が入力される。

この回路により制御端子８に低（Ｌｏｗ）レベルの　入
力がなされた場合、入力端子９の信号レベルにかかわら
ずＰチャネルトランジスタ３はオフ状態に、Ｎチャネル
トランジスタ４もオフ状態になり、出力端子１はハイイ
ンピーダンス状態となる。制御端子８及び入力端子９に
高（Ｈｉｇｈ）レベルの入力がなされた場合、第５図（
ａ）のようなゲート電圧がトランジスタ３及び４に加わ
り、Ｐチャネルトランジスタ３はオン状態に、Ｎチャネ
ルトランジスタ４はオフ状態となり、Ｐチャネルトラン
ジスタ３を通して容量負荷が充電され出力端子１には第
５図（ｂ）のようにＨｉ　ｇｈレベルが出力される。制
御端子８はＨｉ　ｇ　ｈレベル、入力端子９はＬｏｗレ
ベルの入力がなされた場合、第５図（ａ）のようなゲー
ト電圧がトランジスタ３及び４に加わり、Ｐチャネルト
ランジスタ３はオフ状態に、Ｎチャネルトランジスタ４
はオン状態となり、Ｎチャネルトランジスタ４を通して
容量負荷に蓄えられた電荷を放電し、出力端子１には第
５図（ｂ）のようにＬｏｗレベルが出力される。

この場合の出力振幅は接地電位ＧＮＤから電源電圧ＶＤ
Ｄまでとなり、かつ、リダクタンス成分等の原因により
電源電圧に達した後もしばらくはそれ以上の電圧まで上
がろうとするオーバーシュート、接地電位に達した後も
しばらくはそれ以下の電圧まで下がろうとするアンダー
シュートと呼ばれる現象が見られる。この現象はスピー
ドをはやくする為に充放電電流を大きくすればする程顕
著に現れる。

次にＥ／Ｅフッシュプルの３ステ一ト回路を第６図に、
出力波形を第７図に示す。Ｎチャネルトランジスタ１９
．２０が電源電圧ｖｎｎと接地電位ＧＮＤ間に直列接続
され、出力端は出力端子１に、トランジスタ１９のゲー
ト入力は制御信号と入力信号の反転信号との論理和出力
端に、トランジスタ２０のゲート入力は制御信号と入力
信号の論理和出力端にそれぞれ接続されている。この回
路の動作は先に説明した相補型ＭＯ３）ランリスタの３
ステ一ト出力回路と同様である。しかし、電源端子側に
接続されたトランジスタ１．９がＮチャネルトランジス
タである為、ソース端子が出力端子にあたり出力端子が
Ｈｉ　ｇ　ｈレベルとなろうとすると相対的にゲート電
圧が低下し、電流が流れにくくなることから相補型ＭＯ
８）ランリスタの出力回路と比べて立ち上がりが遅くな
る。また、Ｎチャネルトランジスタである為出力電圧は
（電源電圧ＶＤＤ）　　　（Ｎチャネルトランジスタの
しきい値電圧Ｖ、４）よりも高くなり得ないことから、
出力振幅は相補型ＭＯＳトランジスタの出力回路のよう
に接地電位から電源電圧までのフル振幅はしない。

第７図を参照してこの動作を説明すると、制御端子８が
Ｈｉ　ｇ　ｈレベルの場合には入力信号にかかわらずト
ランジスタ１９．２０はオフ状態となり、出力端子１は
ハイインピーダンス状態となる。

制御端子８がＬｏｗレベル、入力端子９がＨｉ　ｇ　ｈ
レベルの場合には、第７図（ａ）、　（ｂ）に示すよう
なゲート電圧がトランジスタ１９および２０にそれぞれ
加わり、トランジスタ１９はオン、トランジスタ２０は
オフ状態となって第７図（Ｃ）のように出力電位は上昇
する。しかし、電源端子側に接続されているトランジス
タ１９はＮチャネルであるため、出力は（Ｖ！ＩＤ　　
ＶＴＲ’　）以上にはなり得ない、続いて入力端子９が
Ｌｏｗレベルとなるとトランジスタ１９はオフ、トラン
ジスタ２０がオン状態となって第７図（ｃ）のように出
力電位は下降する。

〔発明が解決しようとする課題〕

上述した様な従来の相補型ＭＯ３）ランリスタの出力回
路では出力波形は第５図の様になり、スピードははやい
がオーバーシュート、アンダーシュートを生じる。第８
図に相補型ＭＯ８の断面図を示すが、Ｐチャネルトラン
ジスタのドレイン２３とＮウェル２２とＰ基板２１の間
に存在する寄生ＰＮＰトランジスタ３１のエミッタにこ
のオーバーシュートによってベース電圧（ウェル電位）
よりも高い電圧が印加されると、寄生ＰＮＰトランジス
タ３１にコレクタ電流ｉｃｘ＋が流れる。

さらにＮチャネルトランジスタのソース２９とＰ基板２
１とＮウェル２２の間に存在する寄生ＮＰＮトランジス
タ３３のベース電圧（Ｐ基板電位）が、コレクタ電流ｉ
。８、が流れたことで上昇しエミッタ電圧よりも高くな
り、コレクタ電流ｉ。８□が流れる。コレクタ電流ｉ。

８２が流れたことで寄生ＰＮＰ）ランリスタ３１のベー
ス電圧が下降することからさらにコレクタ電流ｉｃｉ＋
が流れだす。

これを繰り返すことで電源を切断しないかぎり電流が流
れ続ける現象を引き起こす。この現象をラッチアップ現
象と呼び、アンダーシュートにおいても同様にラッチア
ップ現象が引き起こされる。

この現象は相補型ＭＯ８）ランリスタ回路特有の欠点と
いえる。

また、Ｅ／Ｅフッシュプルでは出力部の回路が全てＮチ
ャネルトランジスタで構成されていることから、オーバ
ーシュートを起こしてもＰ基板とＮチャネルトランジス
タのドレイン部は逆バイアスされているのでラッチアッ
プ現象を引き起こさない。しかし、上述した様に電源端
子側に接続されたトランジスタがＮチャネルトランジス
タである為、出力がＨｉ　ｇ　ｈレベルとなろうとする
と相対的にゲート電圧が低下し電流が流れにくくなるこ
とがら相補型ＭＯ３）ランリスタの出力回路に比べて立
ち上がりが遅いという欠点がある。

〔目的〕

本発明は出力レベルを検出し出力トランジスタのゲート
信号を制御することでスピードを遅くすることなく出力
振幅を制限し、電源電圧以上のオーバーシュートをなく
シ、ラツアップ現象を防止するものである。また振幅制
限により出力負荷容量に蓄えられる電荷が小さくなり、
信号反転時の過度電流を下げられる。故にアンダーシュ
ートは小さくなり、ラッチアップは防止され、さらに現
在多ピンのＬＳＩで問題のＬＳＩ自身による電源、ＧＮ
Ｄノイズの発生もおさえるものである。

〔課題を解決するための手段〕

本発明の半導体集積回路は電源、接地端子間に直列接続
された第１の極性の第１Ｍ０８）ランリスタと第２の極
性の第２Ｍ０８）ランリスタで構成される出力回路を有
する半導体集積回路において、該第ｌＭＯＳトランジス
タと第２Ｍ０８）ランリスタの接続点の出力レベルを検
出する回路と、該第１Ｍ０８）ランリスタと第２Ｍ０３
）ランリスタの少なくとも一方のゲート信号を前記検出
回路からの信号によって、制御する回路とを有している
。

このことにより、出力レベルを検出し、出力トランジス
タのゲート信号を制御することでスピードを遅くするこ
となく出力電圧の振幅を制限し、電源電圧以上のオーバ
ーシュートをなくしラッチアップを防止するものである
。加えｔ振幅制限により出力負荷容量に蓄えられる電荷
が小さくなり過度電流が小さくなる。故に、アンダーシ
ュートは小さくなりラッチアップ現象は防止され、さら
に現在多ビンのＬＳＩで問題のＬＳＩ自身による電源、
ＧＮＤノイズ発生もおさえることが可能である。

〔実施例〕

以下本発明の詳細をその実施例につき図面を参照して説
明する。

第１図は本発明の一実施例を示す構成図である。

第１図においては電源及び接地端子間に直列接続された
Ｐチャネルトランジスタ３とＮチャネルトランジスタ４
で構成される出力回路と、出力端子１の出力レベル検出
回路２と、出力レベル検出回路からの信号を受けてＰチ
ャネルトランジスタ３のゲート信号を制御する回路５と
、Ｐチャネルトランジスタ３とＮチャネルトランジスタ
４のオン・オフを制御する回路７とで構成される。

この回路の動作は以下のようになる。

制御回路７の出力６がＨｉ　ｇｈからＬｏｗに変化する
とＮチャネルトランジスタ４がオフする。

相補型ＭＯ８）ランリスタ回路の出力が出力レベルに達
していない場合には、出力トランジスタゲート電圧制御
回路５からは制御回路７の出力６がそのまま出力され、
Ｐチャネルトランジスタ３がオンし、出力端子１の電圧
は上昇する。しかし出力電圧が出力レベルを超えると出
力レベル検出回路２から出力トランジスタゲート電圧制
御回路５に制御回路７の信号を伝えずに無条件に出力を
Ｈｉｇｈとして、Ｐチャネルトランジスタ３をオフとす
るように制御される。そのため出力電圧はそれ以上上昇
しない。この為、たとえオーバーシュートが生じたとし
ても電源電圧を超えることはない。

また、制御回路７の出力がＬｏｗからＨｉ　ｇ　ｈに変
化するとＮチャネルトランジスタ４がオンし、Ｐチャネ
ルトランジスタ３はオフし、出力端子１にはＬｏｗレベ
ルが出力される。

第２図に本発明の詳細な構成を示す。

制御回路７は、制御端子８からの制御信号と入力端子９
からの入力信号とをＮＡＮＤゲート１７と、制御信号の
反転信号と入力信号とを入力とするＮＯＲゲート１８か
ら構成されていて、ＮＡＮＤゲート１７の出力は出力ト
ランジスタゲート電圧制御回路５のトランスファゲート
１６に、ＮＯＲゲート１８の出力はＮチャネルトランジ
スタ４のゲート入力にそれぞれ接続される。ＮＡＮＤゲ
ー）１７．ＮＯＲゲー）１８から出力される論理レベル
は共に等しい。また、制御信号の反転信号は、出力レベ
ル検出回路２のＰチャネルトランジスタ１１のゲート入
力にも供給されている。

出力レベル検出回路２はＰチャネルトランジスタ１１．
１２および保護抵抗１０の直列回路と、Ｐチャネルトラ
ンジスタ１３とＮチャネルトランジスタ１５からなる直
列回路から構成され、Ｐチャネルトランジスタ１２およ
び１３のゲートは互いに接続されている。抵抗１０の他
端は出力端子１に接続され、トランジスタ１３．１５の
直列回路の出力は出力トランジスタゲート電圧制御回路
５に供給されている。

出力トランジスタゲート電圧制御回路５はトランスファ
ゲート１６とＰチャネルトランジスタ１４から構成され
、出力レベル検出回路２からの信号は、その反転信号と
共にトランスファゲート１６を構成するＰ、Ｎチャネル
トランジスタのゲート入力に供給される。

次に第３図を参照して動作を説明する。

制御端子８にＬｏｗレベルが印加されているとき、入力
端子９のレベルにかかわらずＮＡＮＤゲート１７からは
Ｈｉ　ｇ　ｈレベルが出力され、ＮＯＲゲート１８から
はＬｏｗレベルが出力される。

このときＮチャネルトランジスタ４はオフ状態、Ｐチャ
ネルトランジスタ１１もオフ状態となる。

そのためＰチャネルトランジスタ１２および１３には電
流が流れず、出力レベル検出回路２からの出力はＬｏｗ
レベルとなる。この検出回路２からのＬｏｗレベルを受
けて、Ｐチャネルトランジスタ１４はオン状態に、トラ
ンスファゲート１６はオフ状態となって、Ｐチャネルト
ランジスタ３のケートにはＨｉｇｈレベルが印加され、
オフ状態となる。そのため出力端子１はハイインピーダ
ンス状態となる。

次に制御端子８および入力端子９にＨｉ　ｇ　ｈレベル
が印加された場合、制御回路７のＮＡＮＤ　１７および
Ｎ０Ｒ１８からは第３図（ａ）に示すようにＬｏｗレベ
ルが出力される。そのためＮチャネルトランジスタ４は
オフ状態、Ｐチャネルトランジスタ１１はオン状態とな
る。出力端子１がＬｏｗレベルにある場合には、Ｐチャ
ネルトランジスタ１１を介してＰチャネルトランジスタ
１２および１３に電流が流れ、出力レベル検出回路２か
らはＨｉ　ｇ　ｈレベルが出力される。このＨｉ　ｇ　
ｈレベルを受けてトランスファゲート１６はオン状態に
、Ｐチャネルトランジスタ１４はオフ状態となる。

こうしてＮＡＮＤｌ　７の出力Ｌｏｗは、第３図（ｂ）
のようにＰチャネルトランジスタ３に伝わり出力端子１
の電圧を上昇させる。しかし、出力電圧が（電源電圧Ｖ
ｎｎ　　Ｐチャネルトランジスタ１２のしきい値電圧Ｖ
？ｉ）に達するとＰチャネルトランジスタ１２には電流
が流れなくなり、出力レベル検出回路２の出力は反転し
Ｌｏｗレベルとなる。

そのため出力トランジスタゲート電圧制御回路５内のト
ランスファゲート１６はオフし、２ＮＡＮＤゲート１７
の出力はＰチャネルトランジスタ３には伝わらなくなる
。このとき、Ｐチャネルトランジスタ１４がオン状態と
なってＰチャネルトランジスタ３のゲート電圧はＨｉ　
ｇ　ｈになり、Ｐチャネルトランジスタ３はオフ状態と
なり出力電圧は、第３図（ｃ）のようにそれ以上あがら
なくなる。出力端子１がＨｉｇｈレベルにある場合には
、このような動作は必要ない。

制御端子８にＨｉ　ｇ　ｈレベルが、入力端子９にＬｏ
ｗレベルの入力がなされた場合、第３図（ａ）のように
ＮＡＮＤｌ７およびＮ０Ｒ１８からＨｉｇｈレベルが出
力されて、Ｎチャネルトランジスタ４とＰチャネルトラ
ンジスタ１１がオン状態となる。

そのため、Ｐチャネルトランジスタ１２，１１からＮチ
ャネルトランジスタ４の経路に電流が流れ出力レベル検
出回路２の出力が反転しＨｉ　ｇ　ｈとなる。このため
、トランスファゲート１６がオン状態になることから２
ＮＡＮＤゲート１７の出力がＰチャネルトランジスタ３
のゲートに伝わり、Ｐチャネルトランジスタ３はオフ状
態となり、第３図（ｃ）のように出力電圧は徐々に低下
する。

〔発明の効果〕

以上の説明で明らかな如く、本発明の半導体集積回路に
よれば、出力レベルを検出し、出力トランジスタのゲー
ト信号を制御することでスピードを遅くすることなく出
力振幅を制限し、電源電圧以上のオーバーシュートをな
くしラッチアップを防止することができる。加えて振幅
制限により出力負荷容量に蓄えれる電荷が小さくなり過
度電流を下げられることからアンダーシュートが小さく
なりラッチアップをおさえられ、さらに現在多ピンのＬ
ＳＩで問題となっているＬＳＩ自身による電源、ＧＮＤ
ノイズ発生もおさえることが可能である。

【図面の簡単な説明】

第１図は本発明の構成図、第２図は本発明の一実施例の
回路図、第３図は本発明の出力波形の説明図、第４図は
従来の相補型ＭＯ８）ランリスタで構成した３ステ一ト
出力回路図、第５図は第４図の回路の出力波形図、第６
図はＥ／Ｅフッシュプルで構成した３ステ一ト出力回路
図、第７図は第６図の回路の出力波形図、第８図は相補
型ＭＯＳトランジスタ回路の断面図である。 １・・・・・・出力端子、２・・・・・・出力レベル検
出回路、３．１１〜１４・・・・・・Ｐチャネルトラン
ジスタ、４．１５，１９．２０・・・・・・Ｎチャネル
トランジスタ、５・・・・・・出力トランジスタゲート
電圧制御回路、６・・・・・・制御回路の出力、７・・
・・・・制御回路、８・・・・・・制御端子、９・・・
・・・入力端子、１０・・・・・・保護抵抗、１６・・
・・・・トランスファゲート、１７・・・・・・ＮＡＮ
Ｄゲート、１８・・・・・・ＮＯＲゲート、２１・・・
・・・Ｐ型基板、２２・・・・・・Ｎウェル、２３・・
・・・・Ｐ型ドレイン領域、２４．２８・・・・・・ゲ
ート電極、２５・・・・・・Ｐ型ソース領域、２６・・
・・・・ウェルコンタクト、２７・・・・・・Ｎ型ドレ
イン領域、２９・・・・・・Ｎ型ソース領域、３０・・
・・・・基板コンタクト、３１・・・・・・寄生ＰＮＰ
）ランリスタ、３２・・・・・・Ｎウェルの抵抗、３３
・・・・・・寄生ＮＰＮ）ランリスタ、３４・・・・・
・Ｐ型基板の抵抗。 代理人　弁理士　内　原　　　晋 ７弗 フ 図 井 図 井 凹 弄 凹 茅 閃 第 乙 図 茅 阿 茅 閉

Claims (1)

【特許請求の範囲】
1. 第１の電位と第２の電位との間に直接接続された第１の
   トランジスタと、第２のトランジスタで構成される出力
   回路を有する半導体集積回路において、該第１のトラン
   ジスタと第２のトランジスタの接続点のレベルを検出す
   る手段と、該第１のトランジスタと第２のトランジスタ
   の少なくとも一方のゲート信号を前記検出手段からの出
   力信号によって制御する手段とを有する半導体集積回路
   。