JPH02130028A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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- JPH02130028A JPH02130028A JP28427088A JP28427088A JPH02130028A JP H02130028 A JPH02130028 A JP H02130028A JP 28427088 A JP28427088 A JP 28427088A JP 28427088 A JP28427088 A JP 28427088A JP H02130028 A JPH02130028 A JP H02130028A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
誤り訂正符号化されて伝送されたデータを復号して伝送
誤りを訂正する誤り訂正回路に関し、動作周波数を低く
抑えるとともにハード規模が小さくて済むことを目的と
し、 ｎ（ｎは２以上の整数）ビットのデータを誤り訂正符号
化して伝送し、伝送されたデータを復号化して元のｎビ
ットのデータを得る誤り訂正回路において、該ｎビット
のデータをビット毎に異なる遅延量だけ遅延して各ビッ
トの位相を異ならしめる第１の遅延手段と、該第１の遅
延手段よりの各ビット夫々についてｍ（ｍは２以上の整
数）ビットのブロック毎に誤り訂正符号化するｎ系列の
誤り訂正符号化回路と、誤り訂正符号化され伝送された
データをビット毎に供給され、各ビットに所定量だけ遅
延し、各ビットをブロック毎にシンドロームの計算を行
ない、所定量遅延された各ビットに訂正パルスを加算し
て、各ビットの訂正を行なうｎ系列の復号部本体と、該
ｎ系列の復号部本体より順次供給されるシンドロームか
ら各ビットの訂正位置を時系列的に計算してｎ系列の訂
正パルスを発生し、該ｎ系列の復号部１４内々に供給す
る訂正位置計算及び訂正パルス発生手段と、該ｎ系列の
復号部本体で訂正された各ビットをビット毎に該第１の
遅延手段と相補的なガ延量だけ遅延してｎビットのデー
タの各ビットの位相を揃える第２の遅延手段とを有し構
成する。
誤りを訂正する誤り訂正回路に関し、動作周波数を低く
抑えるとともにハード規模が小さくて済むことを目的と
し、 ｎ（ｎは２以上の整数）ビットのデータを誤り訂正符号
化して伝送し、伝送されたデータを復号化して元のｎビ
ットのデータを得る誤り訂正回路において、該ｎビット
のデータをビット毎に異なる遅延量だけ遅延して各ビッ
トの位相を異ならしめる第１の遅延手段と、該第１の遅
延手段よりの各ビット夫々についてｍ（ｍは２以上の整
数）ビットのブロック毎に誤り訂正符号化するｎ系列の
誤り訂正符号化回路と、誤り訂正符号化され伝送された
データをビット毎に供給され、各ビットに所定量だけ遅
延し、各ビットをブロック毎にシンドロームの計算を行
ない、所定量遅延された各ビットに訂正パルスを加算し
て、各ビットの訂正を行なうｎ系列の復号部本体と、該
ｎ系列の復号部本体より順次供給されるシンドロームか
ら各ビットの訂正位置を時系列的に計算してｎ系列の訂
正パルスを発生し、該ｎ系列の復号部１４内々に供給す
る訂正位置計算及び訂正パルス発生手段と、該ｎ系列の
復号部本体で訂正された各ビットをビット毎に該第１の
遅延手段と相補的なガ延量だけ遅延してｎビットのデー
タの各ビットの位相を揃える第２の遅延手段とを有し構
成する。
（産業上の利用分野）
本発明は誤り訂正回路に関し、誤り訂正符号化されて伝
送されたデータを復号して伝送誤り］圧する誤り訂正回
路に関する。
送されたデータを復号して伝送誤り］圧する誤り訂正回
路に関する。
データ伝送を行なう際には、誤り訂正符号化により冗長
性を付加して伝送を行ない、伝送後に復号化して元のデ
ータを復元し、伝送誤りを訂正することが従来より行な
われている。
性を付加して伝送を行ない、伝送後に復号化して元のデ
ータを復元し、伝送誤りを訂正することが従来より行な
われている。
第４図は（Ａ＞、（Ｂ）夫々は従来の誤り訂正回路の各
個のブロック図を示す。
個のブロック図を示す。
同図（Ａ）において、端子１０に入来するｎビットパラ
レルのデータは並直列列変換器（Ｐ／５）１１でシリア
ルデータとされ、誤り訂正符号化回路１２で誤り訂正符
号化された後、回線１３に送出される。回線１３を伝送
された誤り訂正符号化データは復号部１４内の遅延回路
１５及びシンドローム及び訂正位置計算回路１６に供給
される。
レルのデータは並直列列変換器（Ｐ／５）１１でシリア
ルデータとされ、誤り訂正符号化回路１２で誤り訂正符
号化された後、回線１３に送出される。回線１３を伝送
された誤り訂正符号化データは復号部１４内の遅延回路
１５及びシンドローム及び訂正位置計算回路１６に供給
される。
シンドローム及び訂正位置計算回路１６は誤り訂正符号
によるシンドローム計算を行なって、得られたシンドロ
ームより誤りビット位置つまり訂正位置を計算する。
によるシンドローム計算を行なって、得られたシンドロ
ームより誤りビット位置つまり訂正位置を計算する。
訂正パルス発生回路１７はデータのビット位置を指示す
るカウンタを内蔵しており、誤りビット位置で値？１Ｆ
となる訂正パルスを生成する。加算器１８は２を法とす
る加算を行なうもので、遅延回路１５で遅延されたデー
タに上記訂正パルスを加算して誤り訂正を行ない、得ら
れたシリアルの訂正済データは直並列変換器（Ｓ／Ｐ）
１９でｎビットパラレルとされ端子２０より出りされる
。
るカウンタを内蔵しており、誤りビット位置で値？１Ｆ
となる訂正パルスを生成する。加算器１８は２を法とす
る加算を行なうもので、遅延回路１５で遅延されたデー
タに上記訂正パルスを加算して誤り訂正を行ない、得ら
れたシリアルの訂正済データは直並列変換器（Ｓ／Ｐ）
１９でｎビットパラレルとされ端子２０より出りされる
。
同図（Ｂ）ではｎビットパラレルのデータをビット毎に
誤り訂正符号化回路２１１〜２１Ｔｌで符号化した後、
並直列変換器２２でシリアルデータとされ伝送される。
誤り訂正符号化回路２１１〜２１Ｔｌで符号化した後、
並直列変換器２２でシリアルデータとされ伝送される。
伝送された誤り訂正符号化データは直並列変換器２３で
ｎビットのパラレルデータとされ、ビット毎に復号部２
４１〜２４ＴＩに供給される。復号部２４１〜２４ｎ夫
々は復号部１４と同様の構成で遅延回路２５とシンドロ
ーム及び訂正位置計算回路２６と訂正パルス発生回路２
７と加算器２８とよりなり、ビット毎に誤り訂正を行な
い、復号部２４＋〜２４ｔ＋で得られたｎビットパラレ
ルの訂正済データが端子２０より出力される。
ｎビットのパラレルデータとされ、ビット毎に復号部２
４１〜２４ＴＩに供給される。復号部２４１〜２４ｎ夫
々は復号部１４と同様の構成で遅延回路２５とシンドロ
ーム及び訂正位置計算回路２６と訂正パルス発生回路２
７と加算器２８とよりなり、ビット毎に誤り訂正を行な
い、復号部２４＋〜２４ｔ＋で得られたｎビットパラレ
ルの訂正済データが端子２０より出力される。
第４図（Ａ）の回路はデータのビット数ｎが大であると
、誤り訂正符号化回路１２．遅延回路１５、シンドロー
ム及び訂正位置計算回路１６゜訂正パルス発生回路１７
夫々の動作周波数が高く、同図（Ｂ）の各回路のｎ倍で
あり、データのビット数ｎが大きい場合には動作不能と
なる。
、誤り訂正符号化回路１２．遅延回路１５、シンドロー
ム及び訂正位置計算回路１６゜訂正パルス発生回路１７
夫々の動作周波数が高く、同図（Ｂ）の各回路のｎ倍で
あり、データのビット数ｎが大きい場合には動作不能と
なる。
また同図（Ｂ）の回路は誤り訂正符号化回路２１１〜２
１Ｔｌ及び復号部２４１〜２４１夫々を並列動作させる
ことにより動作周波数が低くて済み、インターリーブ効
果も得られるが、ハード規模が大きくなるという問題が
あった。
１Ｔｌ及び復号部２４１〜２４１夫々を並列動作させる
ことにより動作周波数が低くて済み、インターリーブ効
果も得られるが、ハード規模が大きくなるという問題が
あった。
本発明は上記の点に鑑みなされたもので、動作周波数を
低く抑えるとともにハード規模が小さくて済む誤り訂正
回路を提供することを目的とする。
低く抑えるとともにハード規模が小さくて済む誤り訂正
回路を提供することを目的とする。
（Ｆ！Ｒ題を解決するための手段）
第１図は本発明回路の原理ブロック図を示す。
同図中、第１の遅延手段１は、端子６に入来するｎビッ
トのデータをビット毎に異なる遅延量だけ遅延して各ビ
ットの位相を異ならしめる。
トのデータをビット毎に異なる遅延量だけ遅延して各ビ
ットの位相を異ならしめる。
ｎ系列の誤り訂正符号化回路２１〜２ＴＩは第１の遅延
手段１より供給される各ビット夫々についてｍ（ｍは２
以上の整数）ビットのブロック毎に誤り訂正符号化する
。
手段１より供給される各ビット夫々についてｍ（ｍは２
以上の整数）ビットのブロック毎に誤り訂正符号化する
。
誤り訂正符号化されたｎビットのデータは並直列変換器
（Ｐ／Ｓ）７でシリアル化された後伝送され、伝送後直
並列変換器（Ｓ／Ｐ）８でパラレル化される。
（Ｐ／Ｓ）７でシリアル化された後伝送され、伝送後直
並列変換器（Ｓ／Ｐ）８でパラレル化される。
ｎ系列の復号部本体３１〜３Ｔｌは直並列変換器８より
のデータをビット毎に供給され、各ビットを所定量だけ
遅延し、各ビットをブロック毎にシンドロームの計算を
行ない、所定量遅延された各ビットに訂正パルスを加算
して、各ビットの訂正を行なう。
のデータをビット毎に供給され、各ビットを所定量だけ
遅延し、各ビットをブロック毎にシンドロームの計算を
行ない、所定量遅延された各ビットに訂正パルスを加算
して、各ビットの訂正を行なう。
訂正位置計算及び訂正パルス発生手段４は、ｎ系列の復
号部本体３１〜３ｎより順次供給されるシンドロームか
ら各ビットの訂正位置を時系列的に計算してｎ系列の訂
正パルスを発生し、ｎ系列の復号部本体３１〜３Ｔｌ夫
々に供給する。
号部本体３１〜３ｎより順次供給されるシンドロームか
ら各ビットの訂正位置を時系列的に計算してｎ系列の訂
正パルスを発生し、ｎ系列の復号部本体３１〜３Ｔｌ夫
々に供給する。
第２の遅延手段５は、ｎ系列の復号部本体３〜３１で訂
正された各ビットをビット毎に該第１の遅延手段と相補
的な遅延量だけ遅延してｎビットのデータの各ビットの
位相を揃え端子９より出力する。
正された各ビットをビット毎に該第１の遅延手段と相補
的な遅延量だけ遅延してｎビットのデータの各ビットの
位相を揃え端子９より出力する。
本発明回路においては伝送されたデータの各ビットの位
相が異なっているため復号部本体３１〜３Ｔｌでシンド
ロームが得られるタイミングが異なり、訂正位置計算及
び訂正パルス発生を順次時系列的に行なうことが可能と
なり、訂正位置計算及び訂正パルス発生手段４が１回路
で済み、その分だけハード規模を減少できる。
相が異なっているため復号部本体３１〜３Ｔｌでシンド
ロームが得られるタイミングが異なり、訂正位置計算及
び訂正パルス発生を順次時系列的に行なうことが可能と
なり、訂正位置計算及び訂正パルス発生手段４が１回路
で済み、その分だけハード規模を減少できる。
第２図は本発明の誤り訂正回路の一実施例のブロック図
を示す。同図中、第４図（Ｂ）と同一部分には同一符号
を付し、その説明を省略する。
を示す。同図中、第４図（Ｂ）と同一部分には同一符号
を付し、その説明を省略する。
第２図において、端子１０に入来したｎビットパラレル
のデータはビット単位で取扱われ、第１ビツトは直接誤
り訂正符号化回路２１１に供給され、第２ビツト〜第ｎ
ビツトは夫々フリップフロップ回路（ＦＦ）３０２〜３
０Ｔｌを経て誤り訂正符号化回路２１２〜２１Ｔ＋に夫
々供給される。ここでフリップフロップ回路３０２〜３
０１は（２≦ｉ≦ｎ）番目のビットが供給される回路は
一１段のフリップフロップを縦続接続した構成であり、
フリップ７０ツブの１段は端子１０にデータが入来する
１周期に対応した１クロック周期だけ遅延を行なう。
のデータはビット単位で取扱われ、第１ビツトは直接誤
り訂正符号化回路２１１に供給され、第２ビツト〜第ｎ
ビツトは夫々フリップフロップ回路（ＦＦ）３０２〜３
０Ｔｌを経て誤り訂正符号化回路２１２〜２１Ｔ＋に夫
々供給される。ここでフリップフロップ回路３０２〜３
０１は（２≦ｉ≦ｎ）番目のビットが供給される回路は
一１段のフリップフロップを縦続接続した構成であり、
フリップ７０ツブの１段は端子１０にデータが入来する
１周期に対応した１クロック周期だけ遅延を行なう。
誤り訂正符号化回路２１１〜２１Ｔｌ夫々は符号化を行
なう１ブロック分のｍ個のデータ（ｍは例えば１００ビ
ツト）が入来した時点で符号化を行なう。この場合、フ
リップフロップ回路３０２〜３０Ｔ＋で遅延が行なわれ
るため、誤り訂正符号化回路２１２〜２１Ｔ＋夫々の符
号化タイミングは誤り訂正符号化回路２１１から１クロ
ック周期の割合で順次遅れビット毎に位相が異なってい
る。
なう１ブロック分のｍ個のデータ（ｍは例えば１００ビ
ツト）が入来した時点で符号化を行なう。この場合、フ
リップフロップ回路３０２〜３０Ｔ＋で遅延が行なわれ
るため、誤り訂正符号化回路２１２〜２１Ｔ＋夫々の符
号化タイミングは誤り訂正符号化回路２１１から１クロ
ック周期の割合で順次遅れビット毎に位相が異なってい
る。
このため、直並列変換器２３の出力するｎビットパラレ
ルの誤り訂正符号化データは第３図に示す如く符号化の
ブロックがビット毎にずれて、インターリーブされてい
る。
ルの誤り訂正符号化データは第３図に示す如く符号化の
ブロックがビット毎にずれて、インターリーブされてい
る。
回路１３を伝送され直並列変換器２３でパラレルとされ
た誤り訂正符号化データはビット毎に復号部本体３１１
〜３１ηに供給される。
た誤り訂正符号化データはビット毎に復号部本体３１１
〜３１ηに供給される。
復号部本体３１１〜３１ ｎ Ｇ、を遅延回路３２とシ
ンドローム計算回路３３と加締器３４とよりなり、遅延
回路３２は入来するデータを順次遅延し、シンドローム
計算回路３３は１ブロック分のデータ（ｍビット）が入
来する毎に誤り訂正符号によるシンドローム計算を行な
って得られたシンドロームをセレクタ３６に供給する。
ンドローム計算回路３３と加締器３４とよりなり、遅延
回路３２は入来するデータを順次遅延し、シンドローム
計算回路３３は１ブロック分のデータ（ｍビット）が入
来する毎に誤り訂正符号によるシンドローム計算を行な
って得られたシンドロームをセレクタ３６に供給する。
セレクタ３６は復号部本体３１＋〜３１Ｔ＋から入来す
るｎ系列のシンドロームのうちｎ進カウンタ３７のカウ
ント値に対応するシンドロームを選択して訂正位置計算
回路３８に供給する。訂正位置計算回路３８は時系列的
に供給されるシンドロームから誤りビット位置つまり訂
正位置を計算してセレクタ３９に供給する。セレクタ３
９はｎ系列の出力端子を有し、ｎ進カウンタ３７のカウ
ント値に対応する出力端子から上記訂正位置を出力して
パルス発生回路４０に供給する。
るｎ系列のシンドロームのうちｎ進カウンタ３７のカウ
ント値に対応するシンドロームを選択して訂正位置計算
回路３８に供給する。訂正位置計算回路３８は時系列的
に供給されるシンドロームから誤りビット位置つまり訂
正位置を計算してセレクタ３９に供給する。セレクタ３
９はｎ系列の出力端子を有し、ｎ進カウンタ３７のカウ
ント値に対応する出力端子から上記訂正位置を出力して
パルス発生回路４０に供給する。
上記のｎ進カウンタ３７はシンドローム計算回路３３が
シンドロームを出力するときカウント値が「１」であり
、その後１クロック周期毎にカウントアツプする。
シンドロームを出力するときカウント値が「１」であり
、その後１クロック周期毎にカウントアツプする。
訂正パルス発生回路４０はｎ系列の入力端子を有し、セ
レクタ３９よりのｎ系列の訂正位置を供給されており、
ｍ進カウンタ４０ａを内蔵している。
レクタ３９よりのｎ系列の訂正位置を供給されており、
ｍ進カウンタ４０ａを内蔵している。
このｍ進カウンタ４０ａはカウント値が例えば第３図に
示す第１ピツトの各ブロックの何ビット目かを表わして
おり、訂正パルス発生回路４０は上記ｎ系列の各系列毎
にその訂正位置で値７１７となる訂正パルスを発生して
復号部本体３１１〜３１１夫々に供給する。
示す第１ピツトの各ブロックの何ビット目かを表わして
おり、訂正パルス発生回路４０は上記ｎ系列の各系列毎
にその訂正位置で値７１７となる訂正パルスを発生して
復号部本体３１１〜３１１夫々に供給する。
この訂正パルスは各復号部本体３１１〜３１Ｔ＋の加算
器３４に供給され、遅延回路３２でｍクロック周期に追
加してシンドローム及び訂正位置の計算と訂正パルス発
生に要する時間である所定量だけ遅延されたデータに加
紳され訂正される。
器３４に供給され、遅延回路３２でｍクロック周期に追
加してシンドローム及び訂正位置の計算と訂正パルス発
生に要する時間である所定量だけ遅延されたデータに加
紳され訂正される。
復号部本体３１１〜３１ｎ−＋夫々の出力する第１〜第
ｎ−ｉビットは夫々フリップフロップ回路（ＦＦ）４１
＋〜４１η−１（４１η−１は図示せず）で遅延され、
第ｎビットは遅延なく端子２０より出力される。フリッ
プフロップ回路４１１〜４１η−１はｋ（１≦に≦ｎ−
１）番目のビットが供給される回路はｎ−に段の７リツ
プフロツプを縦続接続した構成であり、フリップフロッ
プの１段は１クロック周期だけ遅延を行なう。つまり、
このフリップフロップ回路４１１〜４１ Ｔ＋−＋はフ
リップフロップ回路３０２〜３０ηと相補的な関係にあ
り、ここでデインターリーブが行なわれ、端子２０より
各ビットの位相がそろったｎビットのデータが出力され
る。
ｎ−ｉビットは夫々フリップフロップ回路（ＦＦ）４１
＋〜４１η−１（４１η−１は図示せず）で遅延され、
第ｎビットは遅延なく端子２０より出力される。フリッ
プフロップ回路４１１〜４１η−１はｋ（１≦に≦ｎ−
１）番目のビットが供給される回路はｎ−に段の７リツ
プフロツプを縦続接続した構成であり、フリップフロッ
プの１段は１クロック周期だけ遅延を行なう。つまり、
このフリップフロップ回路４１１〜４１ Ｔ＋−＋はフ
リップフロップ回路３０２〜３０ηと相補的な関係にあ
り、ここでデインターリーブが行なわれ、端子２０より
各ビットの位相がそろったｎビットのデータが出力され
る。
このように、従来回路でｎ回路必要であった訂正位置計
算及び訂正パルス発生を行なう回路を、単一の訂正位置
計算回路３８及び訂正パルス発生回路４０とセレクタ３
６．３９とｎ値カウンタ３７とに減少でき、ハード規模
が小さくて済む。
算及び訂正パルス発生を行なう回路を、単一の訂正位置
計算回路３８及び訂正パルス発生回路４０とセレクタ３
６．３９とｎ値カウンタ３７とに減少でき、ハード規模
が小さくて済む。
たま、第２図の回路では誤り訂正符号化回路２１＋〜２
１４．復号部本体３１１〜３１η、セレクタ３６．３９
．ｎ進カウンタ３９．訂正位置計算回路３８．訂正パル
ス発生回路４０夫々の動作周波数が低くて済むことは第
４図（Ｂ）の回路と同じである。
１４．復号部本体３１１〜３１η、セレクタ３６．３９
．ｎ進カウンタ３９．訂正位置計算回路３８．訂正パル
ス発生回路４０夫々の動作周波数が低くて済むことは第
４図（Ｂ）の回路と同じである。
（発明の効果）
上述の如く、本発明の誤り訂正回路によれば、誤り訂正
符号化回路、復号部本体、訂正位置計算及び訂正パルス
発生手段夫々の動作周波数が低くて済み、ハード規模が
減少し、かつインターリーブの効果が得られ実用上きわ
めて有用である。
符号化回路、復号部本体、訂正位置計算及び訂正パルス
発生手段夫々の動作周波数が低くて済み、ハード規模が
減少し、かつインターリーブの効果が得られ実用上きわ
めて有用である。
第１図は本発、明回路の原理ブロック図、第２図は本発
明回路の一実施例のブロック図、第３図は本発明回路の
動作を説明するための図、第４図は従来回路の各個のブ
ロック図である。 図において、 １は第１の遅延回路、 ２１〜２ＴＩは誤り訂正符号化回路、 ３１〜３ｎは復号部本体、 ４は訂正位置計算及び訂正パルス発生手段５は第２の遅
延回路、 ７は並直列変換器（Ｐ／Ｓ）、 ８は直並列変換器（Ｓ／Ｐ） を示す。
明回路の一実施例のブロック図、第３図は本発明回路の
動作を説明するための図、第４図は従来回路の各個のブ
ロック図である。 図において、 １は第１の遅延回路、 ２１〜２ＴＩは誤り訂正符号化回路、 ３１〜３ｎは復号部本体、 ４は訂正位置計算及び訂正パルス発生手段５は第２の遅
延回路、 ７は並直列変換器（Ｐ／Ｓ）、 ８は直並列変換器（Ｓ／Ｐ） を示す。
Claims (1)
- 【特許請求の範囲】 ｎ（ｎは２以上の整数）ビットのデータを誤り訂正符号
化して伝送し、伝送されたデータを復号化して元のｎビ
ットのデータを得る誤り訂正回路において、 該ｎビットのデータをビット毎に異なる遅延量だけ遅延
して各ビットの位相を異ならしめる第１の遅延手段（１
）と、 該第１の遅延手段（１）よりの各ビット夫々についてｍ
（ｍは２以上の整数）ビットのブロック毎に誤り訂正符
号化するｎ系列の誤り訂正符号化回路（２＿１〜２＿ｎ
）と、 誤り訂正符号化され伝送されたデータをビット毎に供給
され、各ビットに所定量だけ遅延し、各ビットをブロッ
ク毎にシンドロームの計算を行ない、所定量遅延された
各ビットに訂正パルスを加算して、各ビットの訂正を行
なうｎ系列の復号部本体（３＿１〜３＿ｎ）と、 該ｎ系列の復号部本体（３＿１〜３＿ｎ）より順次供給
されるシンドロームから各ビットの訂正位置を時系列的
に計算してｎ系列の訂正パルスを発生し、該ｎ系列の復
号部本体（３＿１〜３＿ｎ）夫々に供給する訂正位置計
算及び訂正パルス発生手段（４）と、 該ｎ系列の復号部本体（３＿１〜３＿ｎ）で訂正された
各ビットをビット毎に該第１の遅延手段と相補的な遅延
量だけ遅延してｎビットのデータの各ビットの位相を揃
える第２の遅延手段（５）とを有することを特徴とする
誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28427088A JPH02130028A (ja) | 1988-11-10 | 1988-11-10 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28427088A JPH02130028A (ja) | 1988-11-10 | 1988-11-10 | 誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130028A true JPH02130028A (ja) | 1990-05-18 |
Family
ID=17676354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28427088A Pending JPH02130028A (ja) | 1988-11-10 | 1988-11-10 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124954A (ja) * | 2003-11-26 | 2012-06-28 | Panasonic Corp | 受信装置及び受信方法 |
-
1988
- 1988-11-10 JP JP28427088A patent/JPH02130028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124954A (ja) * | 2003-11-26 | 2012-06-28 | Panasonic Corp | 受信装置及び受信方法 |
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