JPH0213105A - Ｆｅｔ増幅器用電源 - Google Patents
Ｆｅｔ増幅器用電源Info
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- JPH0213105A JPH0213105A JP63163611A JP16361188A JPH0213105A JP H0213105 A JPH0213105 A JP H0213105A JP 63163611 A JP63163611 A JP 63163611A JP 16361188 A JP16361188 A JP 16361188A JP H0213105 A JPH0213105 A JP H0213105A
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- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイクロ波増幅器等の増幅素子として電界効果トラ、ン
ジスタＦＥＴを用いたＦＥＴ増幅器用の正のドレイン電
圧と負のゲートを投入順序を定めてデカップリングを通
してＦＥＴに供給する電源の構成に関し、 電源投入時のドレイン電流ＩＤとデカップリングコンデ
ンサの充電電流■。の和の電源電流■。
ジスタＦＥＴを用いたＦＥＴ増幅器用の正のドレイン電
圧と負のゲートを投入順序を定めてデカップリングを通
してＦＥＴに供給する電源の構成に関し、 電源投入時のドレイン電流ＩＤとデカップリングコンデ
ンサの充電電流■。の和の電源電流■。
が電源の最大定格出力電流より小さいＦＥＴ増幅器用の
電源を目的とし、 ソースを接地した電界効果トランジスタＦＥＴのゲート
に負のゲート電圧を加え、直列抵抗と接地間コンデンサ
からなるデカップリングを通してドレインに正のドレイ
ン電圧を加えＦＥＴにドレイン電流Ｉ、を流しデカップ
リングのコンデンサ乙こ充電電流ＩＣを流すＦＥＴ増幅
器用電源において、正電源の出力の正電圧の立上りをデ
カップリングのコンデンサが充電され定常状態に達する
まで遅らす立上り制御回路と、負電源の出力の負電圧を
一定時間だけＦＥＴのゲート電圧の所定の動作電圧より
低くトレイン電流が流れないピンチオフ電圧付近の負電
圧に下げる立下り制御回路を設け、電源投入時のＦＥＴ
のドレイン電流■。を減らしデカップリングのコンデン
サの充電電流■。
電源を目的とし、 ソースを接地した電界効果トランジスタＦＥＴのゲート
に負のゲート電圧を加え、直列抵抗と接地間コンデンサ
からなるデカップリングを通してドレインに正のドレイ
ン電圧を加えＦＥＴにドレイン電流Ｉ、を流しデカップ
リングのコンデンサ乙こ充電電流ＩＣを流すＦＥＴ増幅
器用電源において、正電源の出力の正電圧の立上りをデ
カップリングのコンデンサが充電され定常状態に達する
まで遅らす立上り制御回路と、負電源の出力の負電圧を
一定時間だけＦＥＴのゲート電圧の所定の動作電圧より
低くトレイン電流が流れないピンチオフ電圧付近の負電
圧に下げる立下り制御回路を設け、電源投入時のＦＥＴ
のドレイン電流■。を減らしデカップリングのコンデン
サの充電電流■。
と合わせた電源電流Ｉ、が定格最大出力電流より大とな
らぬように構成する。
らぬように構成する。
本発明はマイクロ波増幅器等の増幅素子として電界効果
トランジスタＦＥＴを用いたＦＥＴ増幅器用の電源に係
り、特にＦ Ｅ ＴのソースＳを接地し、ゲー１−Ｇに
負電圧を印加した後にドレインＤに正電圧を印加するＦ
ＥＴ増幅器用の電源の構成に関する。
トランジスタＦＥＴを用いたＦＥＴ増幅器用の電源に係
り、特にＦ Ｅ ＴのソースＳを接地し、ゲー１−Ｇに
負電圧を印加した後にドレインＤに正電圧を印加するＦ
ＥＴ増幅器用の電源の構成に関する。
従来のＦＥＴ増幅器用電源は、第４図のブロック図に示
す如く、増幅素子としての電界効果トランジスタＦＥＴ
ｌ０のソースＳを接地し、ゲートＧに負電圧−Ｖｏｕ
ｔを加えドレインＤに正電圧＋Ｖｏｕ ｔを加えるドレ
イン電圧用正電２ｇｔａとデーｌ−電圧用負電源２Ａか
らなる固定バイアスのＦＥＴ増幅署：）用電源であって
、該電源を動作させる場合の電源投入の順序は、第５図
の説明図のＡに示す々ｒｌ＜、ＦＥ′Ｔ’ＩＯのドレイ
ン電流Ｉ、が飽和電流１ｔ＋ｓｓに近い大電流が流れて
ＦＥＴｌ０が破壊されるのを防ぐ為、最初負のゲート電
圧Ｖ ＣＳを加え、次に正のドレイン電圧Ｖ ０５を加
えるようにしているので、同図のＢのように、飽和電流
■、３．より小さいドレイン電流ＩＤが流れる。また電
源には一般にノイズをカットするデカップリング３のコ
ンデンサＣが接地間にあるので該コンデンサＣへの充電
電流ＩＣ（同図Ｃ）も加わり結局、投入時には同図のＤ
のようにドレイン電流■。とコンデンサＣへの充電電流
Ｉ。の和として大きな電源電流Ｉ、が流れる。
す如く、増幅素子としての電界効果トランジスタＦＥＴ
ｌ０のソースＳを接地し、ゲートＧに負電圧−Ｖｏｕ
ｔを加えドレインＤに正電圧＋Ｖｏｕ ｔを加えるドレ
イン電圧用正電２ｇｔａとデーｌ−電圧用負電源２Ａか
らなる固定バイアスのＦＥＴ増幅署：）用電源であって
、該電源を動作させる場合の電源投入の順序は、第５図
の説明図のＡに示す々ｒｌ＜、ＦＥ′Ｔ’ＩＯのドレイ
ン電流Ｉ、が飽和電流１ｔ＋ｓｓに近い大電流が流れて
ＦＥＴｌ０が破壊されるのを防ぐ為、最初負のゲート電
圧Ｖ ＣＳを加え、次に正のドレイン電圧Ｖ ０５を加
えるようにしているので、同図のＢのように、飽和電流
■、３．より小さいドレイン電流ＩＤが流れる。また電
源には一般にノイズをカットするデカップリング３のコ
ンデンサＣが接地間にあるので該コンデンサＣへの充電
電流ＩＣ（同図Ｃ）も加わり結局、投入時には同図のＤ
のようにドレイン電流■。とコンデンサＣへの充電電流
Ｉ。の和として大きな電源電流Ｉ、が流れる。
すると電源電流■、が電源に定めノ、−最大重（δ出力
電流Ｉ。、４ＡＸを越えたり、図示しない４源の過電流
保護回路が動作してＦＥＴｌ０に「−・＞７ ｙ；バイ
アス電圧が加わらないことがある。そｒ・□゛）為、電
源の最大定格出力電流ｉ。ＨＡＸをＦＥＴｌ０の定常動
作時の電流■、。より十分に大きい値にし５なければな
らないのでＦＥＴ増幅器用電源がコスト・アンプとなる
という問題がｊチイ、。
電流Ｉ。、４ＡＸを越えたり、図示しない４源の過電流
保護回路が動作してＦＥＴｌ０に「−・＞７ ｙ；バイ
アス電圧が加わらないことがある。そｒ・□゛）為、電
源の最大定格出力電流ｉ。ＨＡＸをＦＥＴｌ０の定常動
作時の電流■、。より十分に大きい値にし５なければな
らないのでＦＥＴ増幅器用電源がコスト・アンプとなる
という問題がｊチイ、。
本発明は電源投入時の電源電流１ｓを低く抑えて、電源
の最大定格出力電流ｌ。□８と定常動作時の電源電流１
．。との差が小さいＦＥＴ増幅器用の電源を提供するこ
とを課題とする。
の最大定格出力電流ｌ。□８と定常動作時の電源電流１
．。との差が小さいＦＥＴ増幅器用の電源を提供するこ
とを課題とする。
この課題は、デカップリング回路３のコンデンサＣの充
電電流１ｃは、ＦＥＴｌ０のドレイン電圧ｖ ｎｓの大
小によって決まるが、ドレイン電流ＩＤは、ゲーＩ・電
圧ＶＣＳによって変化することに着目し、第１図に示す
如く、正電源１の出力の正電圧＋νｏｕｔの立上りをデ
カップリング３のコンデンサＣが充電され定常状態に達
するまで遅らす立上り制御回路１１と、負電源２の出力
の負電圧−Ｖｏｕ ｔを一定時間だけＦＥＴのゲート電
圧ＶＣＳの通常の動作電圧Ｖ ＧＯより低くドレイン電
流■、が流れないピンチオフ電圧付近の負電圧Ｖｐに下
げる立下り制御回路２１を設け、電源投入時に先ず、正
のドレイン電圧用型＃１の出力電圧Ｖ ＯＳがデカップ
リング３のコンデンサＣを充電し定常状態に達するまで
の間、負のゲート電圧用電源２の出力電圧Ｖ Ｇ３を通
常の動作電圧Ｖ Ｇｏより下げる事によって電源投入時
のＦＥＴｌ０のドレイン電流■。を凍らし電源電流Ｉ、
が電源の定格最大出力電流■。ＭＡＸより大とならぬよ
うにする、即ち、負のゲート電圧Ｖ ＣＳをＦＥＴのド
レイン電流Ｉ、が流れないピンチオフ電圧付近の負の大
きい電圧ｖ２に設定し次に正のドレイン電圧Ｖ ＤＳを
零から徐々に上昇するように構成する本発明によって解
決する。
電電流１ｃは、ＦＥＴｌ０のドレイン電圧ｖ ｎｓの大
小によって決まるが、ドレイン電流ＩＤは、ゲーＩ・電
圧ＶＣＳによって変化することに着目し、第１図に示す
如く、正電源１の出力の正電圧＋νｏｕｔの立上りをデ
カップリング３のコンデンサＣが充電され定常状態に達
するまで遅らす立上り制御回路１１と、負電源２の出力
の負電圧−Ｖｏｕ ｔを一定時間だけＦＥＴのゲート電
圧ＶＣＳの通常の動作電圧Ｖ ＧＯより低くドレイン電
流■、が流れないピンチオフ電圧付近の負電圧Ｖｐに下
げる立下り制御回路２１を設け、電源投入時に先ず、正
のドレイン電圧用型＃１の出力電圧Ｖ ＯＳがデカップ
リング３のコンデンサＣを充電し定常状態に達するまで
の間、負のゲート電圧用電源２の出力電圧Ｖ Ｇ３を通
常の動作電圧Ｖ Ｇｏより下げる事によって電源投入時
のＦＥＴｌ０のドレイン電流■。を凍らし電源電流Ｉ、
が電源の定格最大出力電流■。ＭＡＸより大とならぬよ
うにする、即ち、負のゲート電圧Ｖ ＣＳをＦＥＴのド
レイン電流Ｉ、が流れないピンチオフ電圧付近の負の大
きい電圧ｖ２に設定し次に正のドレイン電圧Ｖ ＤＳを
零から徐々に上昇するように構成する本発明によって解
決する。
本発明のＦＥＴ増幅器用電源の構成を示す第１図の原理
図において、 ■は、電界効果トランジスタＦＥＴｌ０のドレインＤに
正電圧のドレイン電圧Ｖ ＤＳを供給するドレイン電圧
用正電源である。
図において、 ■は、電界効果トランジスタＦＥＴｌ０のドレインＤに
正電圧のドレイン電圧Ｖ ＤＳを供給するドレイン電圧
用正電源である。
ＩＯは、ソースＳを接地しゲートＧに負電圧−Ｖｏｕ
ｔを加えドレインＤに正電圧＋Ｖｏｕｔを加える固定バ
イアスの増幅器用の電界効果トランジスタＦＥＴである
。
ｔを加えドレインＤに正電圧＋Ｖｏｕｔを加える固定バ
イアスの増幅器用の電界効果トランジスタＦＥＴである
。
１１は、正電源１の出力の正電圧＋Ｖｏｕｔの立上りを
デカップリング３のコンデンサＣが充電され定常状態に
達するまで遅らす立上り制御回路、２は、ＦＥＴ １０
のゲートＧに負電圧−Ｖｏｕ ｔのゲート電圧ＶＧＳを
供給するゲート電圧用負電源である。
デカップリング３のコンデンサＣが充電され定常状態に
達するまで遅らす立上り制御回路、２は、ＦＥＴ １０
のゲートＧに負電圧−Ｖｏｕ ｔのゲート電圧ＶＧＳを
供給するゲート電圧用負電源である。
２１は、貫電ｒＸ２の出力の負電圧−Ｖｏｕｔを一定時
間だけＰＥＴのゲート電圧Ｖ。、の通常の動作電圧Ｖ
Ｇ。
間だけＰＥＴのゲート電圧Ｖ。、の通常の動作電圧Ｖ
Ｇ。
より低くドレイン電流■。が流れないピンチオフ電圧付
近の負電圧Ｖｐに下げる立下り制御回路である。
近の負電圧Ｖｐに下げる立下り制御回路である。
立上り制御回路１１は、電源投入時のドレイン電圧用電
源１の正の出力電圧Ｖ ＯＳがデカップリング３のコン
デンサＣを充電し定常状態に達するまで立上りを遅らせ
、立下り制御回路２１が、一定時間だけＦＥＴ負のゲー
ト電圧ＶＧＳをピンチオフ電圧付近の負の大きい電圧Ｖ
、に設定するのでドレイン電流１．が流れず定常電流よ
り小さい充電電流ＩＣのみが流れる。そのあと負のゲー
ト電圧ＶＧＳを前記設定電圧Ｖｐより浅くして、正のド
レイン電圧Ｖ ＤＳが正規電圧Ｖ Ｄｏへ上昇しても、
ドレイン電流Ｉ、はその定常値ｒｏｏになるだけであり
、そのドレイン電流ｒ０と充電電流■。の和の電源電流
■、は、電源投入時の全期間に亘って定常時の電流を基
にした電源の定格最大出力電流■。ＭＡＸより大きくな
る事はなくなり問題は解決される。
源１の正の出力電圧Ｖ ＯＳがデカップリング３のコン
デンサＣを充電し定常状態に達するまで立上りを遅らせ
、立下り制御回路２１が、一定時間だけＦＥＴ負のゲー
ト電圧ＶＧＳをピンチオフ電圧付近の負の大きい電圧Ｖ
、に設定するのでドレイン電流１．が流れず定常電流よ
り小さい充電電流ＩＣのみが流れる。そのあと負のゲー
ト電圧ＶＧＳを前記設定電圧Ｖｐより浅くして、正のド
レイン電圧Ｖ ＤＳが正規電圧Ｖ Ｄｏへ上昇しても、
ドレイン電流Ｉ、はその定常値ｒｏｏになるだけであり
、そのドレイン電流ｒ０と充電電流■。の和の電源電流
■、は、電源投入時の全期間に亘って定常時の電流を基
にした電源の定格最大出力電流■。ＭＡＸより大きくな
る事はなくなり問題は解決される。
〔実施例〕
第２図は本発明の実施例のＦＥＴ増幅器用電源の構成を
示す回路図であり、第３図はその動作を説明するための
特性図である。
示す回路図であり、第３図はその動作を説明するための
特性図である。
第２図において、立上り制御回路１１は、トランジスタ
Ｔｒ１．Ｔｒ２、抵抗Ｒ１，Ｒ２，Ｒ３、コンデンサＣ
１で構成され、立下り制御回路２１は、トランジスタＴ
ｒ３、抵抗Ｒ６，Ｒ７，Ｒ８，Ｒ９、コンデンサＣ２で
構成される。
Ｔｒ１．Ｔｒ２、抵抗Ｒ１，Ｒ２，Ｒ３、コンデンサＣ
１で構成され、立下り制御回路２１は、トランジスタＴ
ｒ３、抵抗Ｒ６，Ｒ７，Ｒ８，Ｒ９、コンデンサＣ２で
構成される。
電源投入時に、負犬カーＶｉｎが先ず第３図の説明図の
■の如く入力すると、立下り制御回路２１の抵抗Ｒ６と
コンデンサＣ２の接続点Ｂに大きい負の■微分波形が現
れ、トランジスタＴｒ３がＯＮとなる。
■の如く入力すると、立下り制御回路２１の抵抗Ｒ６と
コンデンサＣ２の接続点Ｂに大きい負の■微分波形が現
れ、トランジスタＴｒ３がＯＮとなる。
するとゲート電圧用負電源２の５ＥＸＳＥ入力の電圧が
下がり接地ＧＮＤのレベルに近づく。すると負電源２の
出力端−Ｖｏｕ ｔの■電圧が大きくなり、例えば、設
定値−Ｖｏｕｔが一５ｖならば、約−８ｖの電圧Ｖｏｕ
ｔ ’になり一定時間τだけ継続する。
下がり接地ＧＮＤのレベルに近づく。すると負電源２の
出力端−Ｖｏｕ ｔの■電圧が大きくなり、例えば、設
定値−Ｖｏｕｔが一５ｖならば、約−８ｖの電圧Ｖｏｕ
ｔ ’になり一定時間τだけ継続する。
前記接続点Ｂの■電圧が抵抗Ｒ６とコンデンサＣ２によ
り一定時間でだけ経過して−０，６ｖ以下になるとトラ
ンジスタＴｒ３がＯＦＦとなり、■の如く約−８Ｖの出
力電圧−Ｖｏｕｔ ’が一５ｖの設定値−Ｖｏｕｔにな
る。
り一定時間でだけ経過して−０，６ｖ以下になるとトラ
ンジスタＴｒ３がＯＦＦとなり、■の如く約−８Ｖの出
力電圧−Ｖｏｕｔ ’が一５ｖの設定値−Ｖｏｕｔにな
る。
電源投入時には、又、正入力＋Ｖｉｎが第３図の説明図
の■の如く抵抗Ｒ１と抵抗Ｒ２の両端に加わる。
の■の如く抵抗Ｒ１と抵抗Ｒ２の両端に加わる。
すると、抵抗Ｒ１と抵抗Ｒ２の中間点へ〇〇電圧は、抵
抗Ｒ２とコンデンサＣＩにより、零Ｏｖから順次上昇す
るが、約＋０．６ｖ以下の一定時間τは、Ｔｒ２がＯＦ
Ｆ している。Ｔｒ２がＯＦＦの時はＴｒｉもＯＦＦと
なり、ドレイン電圧用正電源１の出力端＋Ｖｏｕ ｔの
■電圧、は現れずＯＶである。中間点へ〇〇電圧が＋０
．６Ｖ以上になるとＴｒ２がＯ）ＪしてＴｒｉ もＯＮ
となる。
抗Ｒ２とコンデンサＣＩにより、零Ｏｖから順次上昇す
るが、約＋０．６ｖ以下の一定時間τは、Ｔｒ２がＯＦ
Ｆ している。Ｔｒ２がＯＦＦの時はＴｒｉもＯＦＦと
なり、ドレイン電圧用正電源１の出力端＋Ｖｏｕ ｔの
■電圧、は現れずＯＶである。中間点へ〇〇電圧が＋０
．６Ｖ以上になるとＴｒ２がＯ）ＪしてＴｒｉ もＯＮ
となる。
ＴｒｉがＯＮとなるとドレイン電圧用正電２Ｉ）；ｔｌ
の出力端＋νｏｕｔに■の如く所定電圧＋Ｖｏｕ ｔが
現れる。
の出力端＋νｏｕｔに■の如く所定電圧＋Ｖｏｕ ｔが
現れる。
そして該所定電圧＋Ｖｏｕｔがデカップリング３のコン
デンサＣｏを充電し定常状態に達した時に規定のドレイ
ン電圧Ｖ ０５がＦＥＴｌ０のドレインＤに印加される
。
デンサＣｏを充電し定常状態に達した時に規定のドレイ
ン電圧Ｖ ０５がＦＥＴｌ０のドレインＤに印加される
。
以上の如く、本発明の実施例の第２図のＦＥＴ増幅器用
電源は、その立下り制御回路２１が、一定時間τだけ負
のゲート電圧Ｖ ＧＳを、ドレイン電流の流れないピン
チオフ電圧付近の負電圧−８ｖに設定するので、ＦＥＴ
ｌ０のドレイン電流Ｉ。は流れず電源からは定常電流１
ｏｏより小さいデカップリング３のコンデンサＣｏの充
電電流Ｉ、のみが流れる。そのあと、負のゲート電圧Ｖ
ＧＳを前記負電圧８ｖより浅くし設定値−５ｖに設定し
正のドレイン電圧Ｖ ０５が正規電圧Ｖ Ｄｏへ上昇し
ても、ドレイン電流■、はその定常値■、。になるだけ
で、その定常値ＩＤＯと充電電流Ｉ、の和の電源電流Ｉ
、が電源から出力されるだけである。従って本発明の実
施例のＦＥＴ増幅器用電源は、電源投入時の電源電流Ｉ
、が電源投入の全期間に亘って定常時の電源電流を上回
らず、定常特電流を基にして定める電源の定格最大出力
電流Ｉ。ＭＡＸより大きくなる事はないので問題は無い
。
電源は、その立下り制御回路２１が、一定時間τだけ負
のゲート電圧Ｖ ＧＳを、ドレイン電流の流れないピン
チオフ電圧付近の負電圧−８ｖに設定するので、ＦＥＴ
ｌ０のドレイン電流Ｉ。は流れず電源からは定常電流１
ｏｏより小さいデカップリング３のコンデンサＣｏの充
電電流Ｉ、のみが流れる。そのあと、負のゲート電圧Ｖ
ＧＳを前記負電圧８ｖより浅くし設定値−５ｖに設定し
正のドレイン電圧Ｖ ０５が正規電圧Ｖ Ｄｏへ上昇し
ても、ドレイン電流■、はその定常値■、。になるだけ
で、その定常値ＩＤＯと充電電流Ｉ、の和の電源電流Ｉ
、が電源から出力されるだけである。従って本発明の実
施例のＦＥＴ増幅器用電源は、電源投入時の電源電流Ｉ
、が電源投入の全期間に亘って定常時の電源電流を上回
らず、定常特電流を基にして定める電源の定格最大出力
電流Ｉ。ＭＡＸより大きくなる事はないので問題は無い
。
以上説明した如く、本発明によるＦＥＴ増幅器用電源は
、その電源投入時のそのドレイン電流とデカップリング
のコンデンサの充電電流の和の電源電流が、電源投入の
全期間に亘って定常時の電源電流を上回ることがないの
で、電源の定格最大出力電流を投入時を考慮して大きな
値に定める必要がないので、電源のコストを低減できる
効果がある。
、その電源投入時のそのドレイン電流とデカップリング
のコンデンサの充電電流の和の電源電流が、電源投入の
全期間に亘って定常時の電源電流を上回ることがないの
で、電源の定格最大出力電流を投入時を考慮して大きな
値に定める必要がないので、電源のコストを低減できる
効果がある。
第１図は本発明のＦＥＴ増幅器用電源の構成を示す原理
図、 第２図は本発明の実施例のＦＥＴ増幅器用電源の構成を
示す回路図、 第３図は本発明の実施例の動作を説明するための特性図
、 第４図は従来のＦＥＴ増幅器用電源のブロック図、 第５図は従来例の動作を説明するための説明図である。 図において、 １はドレイン電圧用正電源、２はゲート電圧用負電源、
３はデカップリング回路、１０はＦＥＴ、丁 １１は立上り制御回路、２１は立柔り制御回路である。 本発明の寅施例の重力作Σ説哨す鋒め力持１１生必＄
３ 図 ネ１尺のＦＥＴ増襦Ｉ！：、用慢ヒ源のフ゛ロック図＄
４ 図
図、 第２図は本発明の実施例のＦＥＴ増幅器用電源の構成を
示す回路図、 第３図は本発明の実施例の動作を説明するための特性図
、 第４図は従来のＦＥＴ増幅器用電源のブロック図、 第５図は従来例の動作を説明するための説明図である。 図において、 １はドレイン電圧用正電源、２はゲート電圧用負電源、
３はデカップリング回路、１０はＦＥＴ、丁 １１は立上り制御回路、２１は立柔り制御回路である。 本発明の寅施例の重力作Σ説哨す鋒め力持１１生必＄
３ 図 ネ１尺のＦＥＴ増襦Ｉ！：、用慢ヒ源のフ゛ロック図＄
４ 図
Claims (1)
- 【特許請求の範囲】 ソース（Ｓ）を接地した電界効果トランジスタＦＥＴ（
１０）のゲート（Ｇ）に負電源（２）の出力の負電圧（
−Ｖｏｕｔ）のゲート電圧（Ｖ＿Ｇ＿Ｓ）を加え、配線
抵抗（Ｒ）と接地間のコンデンサ（Ｃ）からなるデカッ
プリング（３）を通してドレイン（Ｄ）に正電源（１）
の出力の正電圧（＋Ｖｏｕｔ）のドレイン電圧（Ｖ＿Ｄ
＿Ｓ）を加え該ＦＥＴ（１０）にドレイン電流（Ｉ＿Ｄ
）を流し該デカップリング（３）のコンデンサ（Ｃ）に
充電電流（Ｉ＿Ｃ）を流すＦＥＴ増幅器用電源において
、正電源（１）の出力の正電圧（＋Ｖｏｕｔ）の立上り
をデカップリング（３）のコンデンサ（Ｃ）が充電され
定常状態に達するまで遅らす立上り制御回路（１１）と
、 負電源（２）の出力の負電圧（−Ｖｏｕｔ）を一定時間
だけＦＥＴ（１０）のゲート電圧（Ｖ＿Ｇ＿Ｓ）の所定
の動作電圧（Ｖ＿Ｇ＿Ｏ）より低くドレイン電流（Ｉ＿
Ｄ＿Ｓ）が流れないピンチオフ電圧付近の負電圧（Ｖ＿
Ｐ）に下げる立下り制御回路（２１）を設け、 電源投入時に立下り制御回路（２１）により一定時間だ
け負電源（２）の出力の負電圧（−Ｖｏｕｔ）をピンチ
オフ電圧付近の負電圧（Ｖ＿Ｐ）に下げ、立上り制御回
路（１１）により正電源（１）の出力の正電圧（＋Ｖｏ
ｕｔ）の立上りを遅らせてＦＥＴ（１０）のドレイン電
流（Ｉ＿Ｄ）を減らしデカップリング（３）のコンデン
サ（Ｃ）の充電電流（Ｉ＿Ｃ）と合わせた電源電流（Ｉ
＿Ｓ）が電源の定格最大出力電流（Ｉ＿Ｏ＿Ｍ＿Ａ＿Ｘ
）より大とならぬことを特徴としたＦＥＴ増幅器用電源
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163611A JPH0213105A (ja) | 1988-06-30 | 1988-06-30 | Ｆｅｔ増幅器用電源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163611A JPH0213105A (ja) | 1988-06-30 | 1988-06-30 | Ｆｅｔ増幅器用電源 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0213105A true JPH0213105A (ja) | 1990-01-17 |
Family
ID=15777218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163611A Pending JPH0213105A (ja) | 1988-06-30 | 1988-06-30 | Ｆｅｔ増幅器用電源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0213105A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141110A (ja) * | 1988-11-22 | 1990-05-30 | Nec Corp | Ｆｅｔ増幅器の電源回路 |
| JP2007065205A (ja) * | 2005-08-30 | 2007-03-15 | Denso Corp | 表示装置 |
| JP2010103796A (ja) * | 2008-10-24 | 2010-05-06 | New Japan Radio Co Ltd | 高周波回路のスイッチング方法及び高周波回路 |
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| JP2013168753A (ja) * | 2012-02-15 | 2013-08-29 | Fujitsu Ltd | 増幅装置および増幅方法 |
-
1988
- 1988-06-30 JP JP63163611A patent/JPH0213105A/ja active Pending
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