JPH0213155A - 電子装置の消費電力低減装置 - Google Patents
電子装置の消費電力低減装置Info
- Publication number
- JPH0213155A JPH0213155A JP1093285A JP9328589A JPH0213155A JP H0213155 A JPH0213155 A JP H0213155A JP 1093285 A JP1093285 A JP 1093285A JP 9328589 A JP9328589 A JP 9328589A JP H0213155 A JPH0213155 A JP H0213155A
- Authority
- JP
- Japan
- Prior art keywords
- time
- queue
- aforementioned
- counter
- switcher
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/103—Packet switching elements characterised by the switching fabric construction using a shared central buffer; using a shared memory
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W52/00—Power management, e.g. Transmission Power Control [TPC] or power classes
- H04W52/02—Power saving arrangements
- H04W52/0209—Power saving arrangements in terminal devices
- H04W52/0261—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level
- H04W52/0287—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level changing the clock frequency of a controller in the equipment
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/40—Constructional details, e.g. power supply, mechanical construction or backplane
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/50—Overload detection or protection within a single switching element
- H04L49/501—Overload detection
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般的な電子機器により消費される電力の節
減に関するものである。より正碑にいうと、タイムベー
スで制御される周期で動作する電子機器の消費電力の節
減に関するものであり、負荷が中断している間にタイム
ベースを抑止することにより、消費電力を節減すること
かできる。このような機器には、例えばＭ ＯＳ （Ｍ
ｅｔａｌ ＯｘｙｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ−金
属酸化膜半導体）タイプの技術を用いた非同期パケット
時分割スイッチャ−が含まれる。
減に関するものである。より正碑にいうと、タイムベー
スで制御される周期で動作する電子機器の消費電力の節
減に関するものであり、負荷が中断している間にタイム
ベースを抑止することにより、消費電力を節減すること
かできる。このような機器には、例えばＭ ＯＳ （Ｍ
ｅｔａｌ ＯｘｙｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ−金
属酸化膜半導体）タイプの技術を用いた非同期パケット
時分割スイッチャ−が含まれる。
（従来の技術）
ＭＯＳあるいはＣＭＯ３の技術は、あらゆる種類の電子
回路にますまず幅広く使われている。実際、ＭＯ３技術
を用いた回路は、消費電力が非常に少ないという利点が
ある。ＭＯ８技術を用いた論理回路の消費電力は、回路
内の論理レベルの遷移の数に実質的に比例し、回路か使
用されていない時、つまりレベル遷移のない時には無視
できる位微量である。周期的に動作し、かつ例えはマル
チプレクサ−、デマルチプレクサ−１時分割スイッチャ
−といったＭＯ３技術を用いている電子機器については
、その消費電力を節減する方法は、負荷が中断している
間に、言い換えれば機器に処理すべきデータ信号のない
期間に、無用かつ電力を消費するレベル遷移を助長しな
いように周期動作を抑止することから成る。
回路にますまず幅広く使われている。実際、ＭＯ３技術
を用いた回路は、消費電力が非常に少ないという利点が
ある。ＭＯ８技術を用いた論理回路の消費電力は、回路
内の論理レベルの遷移の数に実質的に比例し、回路か使
用されていない時、つまりレベル遷移のない時には無視
できる位微量である。周期的に動作し、かつ例えはマル
チプレクサ−、デマルチプレクサ−１時分割スイッチャ
−といったＭＯ３技術を用いている電子機器については
、その消費電力を節減する方法は、負荷が中断している
間に、言い換えれば機器に処理すべきデータ信号のない
期間に、無用かつ電力を消費するレベル遷移を助長しな
いように周期動作を抑止することから成る。
（発明が解決しようとする課題）
本発明の主な目的は、上記の方法に従って動作する電子
機器用の消費電力節減装置を提供することにある。
機器用の消費電力節減装置を提供することにある。
本発明のもう一つの目的は、そのような消費電力節減装
置をパケット時分割スイッチャ−用に提供することであ
る。
置をパケット時分割スイッチャ−用に提供することであ
る。
（課題を解決するための手段）
それゆえに、タイムベースで制御される周期で動作し、
かつその中に負荷の中断する時間を有するような機器の
消費電力を節減するための発明を具体化する装置は、機
器の負荷中断の始まりと終わりを検出するための、前述
した機器に接続される手段、検出した負荷中断機関の始
まりに続く、あらかじめ決められている期間の終了時に
タイムベースにて供給されるクロック信号を抑制するこ
とにより、前述のタイムベースな抑止するための、前述
した検出手段に接続される手段、検出された負荷中断機
関の終了に反応してタイムベースにクロック信号を復帰
させることにより、タイムベースを解放するための、前
述の検出方法に接続される手段から構成される。
かつその中に負荷の中断する時間を有するような機器の
消費電力を節減するための発明を具体化する装置は、機
器の負荷中断の始まりと終わりを検出するための、前述
した機器に接続される手段、検出した負荷中断機関の始
まりに続く、あらかじめ決められている期間の終了時に
タイムベースにて供給されるクロック信号を抑制するこ
とにより、前述のタイムベースな抑止するための、前述
した検出手段に接続される手段、検出された負荷中断機
関の終了に反応してタイムベースにクロック信号を復帰
させることにより、タイムベースを解放するための、前
述の検出方法に接続される手段から構成される。
パケット時分割スイッチャ−用に設計された本発明を具
体化する装置では、■が少なくと６１に等しい整数であ
る工入力時分割マルチプレクスは、■入力バッファ・キ
ューにそれぞれ接続され、前述のスイッチャ−により切
り換わるのを待つ間、前述のキューに一時的に記憶され
るパケットを出す。あらかじめ決められた時間か終了す
るとタイムベースは抑止されるが、この時間は少なくと
もスイッチャ−がパケットを切り換えるのに要する最大
時間に等しい。また検出手段は各エキューに接続されて
、それぞれ■キューにより出され、かつ対応するキュー
か空であるが、いっばいであるかを各々か示す、■キュ
ー充填指示信号（Ｉ ｑｕｅｕｅ ｆｉｌｌｉｎｇ ｓ
ｉｇｎａｌｉｚａｓａｔｉｏｎ ｓｉｇｎａｌｓ）に従
い、負荷中断期間の始まりと終了を検出する。
体化する装置では、■が少なくと６１に等しい整数であ
る工入力時分割マルチプレクスは、■入力バッファ・キ
ューにそれぞれ接続され、前述のスイッチャ−により切
り換わるのを待つ間、前述のキューに一時的に記憶され
るパケットを出す。あらかじめ決められた時間か終了す
るとタイムベースは抑止されるが、この時間は少なくと
もスイッチャ−がパケットを切り換えるのに要する最大
時間に等しい。また検出手段は各エキューに接続されて
、それぞれ■キューにより出され、かつ対応するキュー
か空であるが、いっばいであるかを各々か示す、■キュ
ー充填指示信号（Ｉ ｑｕｅｕｅ ｆｉｌｌｉｎｇ ｓ
ｉｇｎａｌｉｚａｓａｔｉｏｎ ｓｉｇｎａｌｓ）に従
い、負荷中断期間の始まりと終了を検出する。
（実施例）
第１図を見ると、非同調時分割パケット・スイッチャ−
ＣＰは、消費電力節減装置ＲＣを構成している。
ＣＰは、消費電力節減装置ＲＣを構成している。
パケット・スイッチャ−ＣＰは、例えばＩ＝１６人力時
分割マルチプレクスＥＯ〜Ｅ１５．１＝１６出力時分割
マルチプレクス５ｏ−３１５で構成されている。入力マ
ルチプレクスＥＯ−Ｅ１５は、スイッチャ−ＣＰ内のパ
ケットの整列および同調回路Ｃ３Ａに接続される。回路
Ｃ５Ａは、入力マルチブレタスＥＯ−Ｅ１５にそれぞれ
伴う。■＝１６同−入力回路ＣＥＯ〜ＣＥ１５から構成
されている。■かＯからｌ−１＝１５の間の指数全体で
ある入力回路ＣＥｉは根本的に、直列／並列変換器Ｓ
／ Ｐ ｉと整列バッファ・キューＦＡｉとから構成さ
れている。変換器Ｓ ／ Ｐ ｉは、直列ビットの形で
、マルチプレクスＥｉの出す非同調入力パケットを受信
するが、各々にはあらかじめ決められた数のオクテツト
が含まれている。変換器Ｓ／Ｐ１は、パケット出力を直
列のオクテツトの形で供給する。変換器Ｓ／Ｐｉの出す
パケット・オクテツトは、整列キューＦＡｉに、到着順
に記憶される。キューＦＡＯ−ＦＡ１５は、パケットの
非同調により生じた時間差を相殺することを目的として
いる。各々の整列キューＦＡｉでは、装置ＲＣに接続さ
れた出力は、キューＦＡｉが空の時、言い換えればパケ
ットがない時論理状態°“０′°となり、かつキューＦ
Ａか空でない時、言い換えれば少なくとも一つのパケッ
トがある時に論理状態ＩＩ １ ＋１となる、キュー充
填指示信号ＦＶｉを出す。
分割マルチプレクスＥＯ〜Ｅ１５．１＝１６出力時分割
マルチプレクス５ｏ−３１５で構成されている。入力マ
ルチプレクスＥＯ−Ｅ１５は、スイッチャ−ＣＰ内のパ
ケットの整列および同調回路Ｃ３Ａに接続される。回路
Ｃ５Ａは、入力マルチブレタスＥＯ−Ｅ１５にそれぞれ
伴う。■＝１６同−入力回路ＣＥＯ〜ＣＥ１５から構成
されている。■かＯからｌ−１＝１５の間の指数全体で
ある入力回路ＣＥｉは根本的に、直列／並列変換器Ｓ
／ Ｐ ｉと整列バッファ・キューＦＡｉとから構成さ
れている。変換器Ｓ ／ Ｐ ｉは、直列ビットの形で
、マルチプレクスＥｉの出す非同調入力パケットを受信
するが、各々にはあらかじめ決められた数のオクテツト
が含まれている。変換器Ｓ／Ｐ１は、パケット出力を直
列のオクテツトの形で供給する。変換器Ｓ／Ｐｉの出す
パケット・オクテツトは、整列キューＦＡｉに、到着順
に記憶される。キューＦＡＯ−ＦＡ１５は、パケットの
非同調により生じた時間差を相殺することを目的として
いる。各々の整列キューＦＡｉでは、装置ＲＣに接続さ
れた出力は、キューＦＡｉが空の時、言い換えればパケ
ットがない時論理状態°“０′°となり、かつキューＦ
Ａか空でない時、言い換えれば少なくとも一つのパケッ
トがある時に論理状態ＩＩ １ ＋１となる、キュー充
填指示信号ＦＶｉを出す。
キューＦＡＯ−ＦＡ１５は周期的に、スイッチャ−ＣＰ
のパケット切り換えマトリクスＭＣの工＝１６人カボー
トに向けてパケット・オクテツトを伝送する。マトリク
スＭ、Ｃに向けて整列キューＦＡＯ〜Ｆ Ａ １５によ
り届けられるオクテツトの伝送は、スイッチャ−ＣＰの
タイムベースＢＴにより制御されるが、タイムベースＢ
Ｔは、マトリクスＭＣ内で行なわれるパケット切り換え
動作の制御も行なう。これを行なうため、タイムベース
ＢＴは、同調および整列回路Ｃ８Ａと切り換えマトリク
スＭＣに接続されている４線式ジーケンシンク・バスｅ
内に、■＝１６マルチプレクス選択アドレスＡＭ＝ ’
“ｏ ｏ ｏ ｏ ”〜ＡＭ＝“’１１１１’ゝを出す
。アドレスＡＭは、タイムベースＢＴに含まれるシーケ
ンシング・カウンターＣＴＳの４つのあまり重要でない
出力にそれぞれ対応する、タイムベースＢＴのあまり重
要でない４つの出力により供給される。タイムベースＢ
Ｔは又、バッファｆに接続される最も重要な出力を介し
て、マルチブレクス・アドレスＡＭに追加となるアドレ
ス補数を出し、切り換えられているパケットが一時的に
記憶される、切り換えマトリクスＭＣのバッファ・メモ
リ（図に表わされていない）で出される書き込みアドレ
スＡＥを形成する。切り換えマトリクスＭＣは、■＝１
６直列／並列変換器Ｐ／Ｓ Ｏ−Ｐ／Ｓ １５を介して
、■＝１６出力マルチプレクスＳＯ〜Ｓ１５にそれぞれ
接続される■：１６出力ボートにより、出力パケットを
１オクテツトずつ出す。
のパケット切り換えマトリクスＭＣの工＝１６人カボー
トに向けてパケット・オクテツトを伝送する。マトリク
スＭ、Ｃに向けて整列キューＦＡＯ〜Ｆ Ａ １５によ
り届けられるオクテツトの伝送は、スイッチャ−ＣＰの
タイムベースＢＴにより制御されるが、タイムベースＢ
Ｔは、マトリクスＭＣ内で行なわれるパケット切り換え
動作の制御も行なう。これを行なうため、タイムベース
ＢＴは、同調および整列回路Ｃ８Ａと切り換えマトリク
スＭＣに接続されている４線式ジーケンシンク・バスｅ
内に、■＝１６マルチプレクス選択アドレスＡＭ＝ ’
“ｏ ｏ ｏ ｏ ”〜ＡＭ＝“’１１１１’ゝを出す
。アドレスＡＭは、タイムベースＢＴに含まれるシーケ
ンシング・カウンターＣＴＳの４つのあまり重要でない
出力にそれぞれ対応する、タイムベースＢＴのあまり重
要でない４つの出力により供給される。タイムベースＢ
Ｔは又、バッファｆに接続される最も重要な出力を介し
て、マルチブレクス・アドレスＡＭに追加となるアドレ
ス補数を出し、切り換えられているパケットが一時的に
記憶される、切り換えマトリクスＭＣのバッファ・メモ
リ（図に表わされていない）で出される書き込みアドレ
スＡＥを形成する。切り換えマトリクスＭＣは、■＝１
６直列／並列変換器Ｐ／Ｓ Ｏ−Ｐ／Ｓ １５を介して
、■＝１６出力マルチプレクスＳＯ〜Ｓ１５にそれぞれ
接続される■：１６出力ボートにより、出力パケットを
１オクテツトずつ出す。
消費電力節減装置ＲＣは、Ｂ１．、 Ｂ２ｏ〜Ｂ １
＋ａ、Ｂ ２ ｓａの縦続で対になっている■＝１６
ラツチ、■＝１６人力ＰＯを伴うＯＲゲート、二進回路
ＣＴ、各々ＥＴＩとＥＴ２の２つの入力をもつＡＮＤゲ
ート、ラッチＢＢ、コーダーＣＤから構成されている。
＋ａ、Ｂ ２ ｓａの縦続で対になっている■＝１６
ラツチ、■＝１６人力ＰＯを伴うＯＲゲート、二進回路
ＣＴ、各々ＥＴＩとＥＴ２の２つの入力をもつＡＮＤゲ
ート、ラッチＢＢ、コーダーＣＤから構成されている。
スイッチャ−ＣＰのタイムベースＢＴは、クロック信号
Ｈを出ず発振器ｏＳＣから構成されているが、この信号
の周波数ＦによりスイッヂャーＣＰ内のオクテツトの伝
送リズムか決まる。信号Ｈは、ラッチＢＢとカウンター
ＣＴに対になっているラッチＢ１ｏ、Ｂ２ｏ＝Ｂ１ｔｓ
、Ｂ２５ｓのクロック入力ＣＬ、およびゲートＥＴＩの
第一人力１で適用される。
Ｈを出ず発振器ｏＳＣから構成されているが、この信号
の周波数ＦによりスイッヂャーＣＰ内のオクテツトの伝
送リズムか決まる。信号Ｈは、ラッチＢＢとカウンター
ＣＴに対になっているラッチＢ１ｏ、Ｂ２ｏ＝Ｂ１ｔｓ
、Ｂ２５ｓのクロック入力ＣＬ、およびゲートＥＴＩの
第一人力１で適用される。
対になっているラッチＢｉｏ、Ｂ２ｏ〜Ｂ１□５゜Ｂ
２ 、、は、整列キューＦＡＯ−ＦＡ１５にそれぞれ接
続され、信号ト■の立ち上がりにおけるキューＦＡＯ−
ＦＡ１５の“空キュー′°状態を同期的に検出すること
を目的としている。対になっているラッチＢ １．、Ｂ
２．−Ｂ １ 、、、Ｂ２，５の第二の目的は、信号Ｆ
” Ｖ Ｏ−Ｆ Ｖ ｉ ５の周波数Ｆてサンブリンク
して、これらの信号中の障害を取り除くことにより、フ
ィルタリングを確実にすることにある。
２ 、、は、整列キューＦＡＯ−ＦＡ１５にそれぞれ接
続され、信号ト■の立ち上がりにおけるキューＦＡＯ−
ＦＡ１５の“空キュー′°状態を同期的に検出すること
を目的としている。対になっているラッチＢ １．、Ｂ
２．−Ｂ １ 、、、Ｂ２，５の第二の目的は、信号Ｆ
” Ｖ Ｏ−Ｆ Ｖ ｉ ５の周波数Ｆてサンブリンク
して、これらの信号中の障害を取り除くことにより、フ
ィルタリングを確実にすることにある。
信号Ｆ・’ＶＯ−ＦＶ１５は、ラッチＢ ｌｏ −８１
１５のデータ人力りでそれぞれ適用される。ラッチＢ１
ｏ ”Ｂ １ ｉｓの出力Ｑは、ラッチＢ２Ｏ−４３
２１ｆｉのデータ人力りにそれぞれ接続される。ラッチ
Ｂ２ ｏ ” Ｂ ２ ｉｓの出力Ｑは、ゲー１へＰ
Ｏの１＝１６人力０〜１５およびコーダーＣＤの工＝１
６人力て、それぞ第１同期信号Ｆ Ｖ Ｏ〜Ｆ’Ｖ１５
を出ず。ゲー１− ＰＯの出力の一つは、カウンターＣ
′Ｆのリセット人力Ｒに接続され、整列キューＦＡＯ〜
Ｆ Ａ １５がすべて空である時に°゛Ｏ°′の状態に
あり、これ以外の時は°１゛°の状態にある、信号ＦＶ
を入力Ｒて供給する。
１５のデータ人力りでそれぞれ適用される。ラッチＢ１
ｏ ”Ｂ １ ｉｓの出力Ｑは、ラッチＢ２Ｏ−４３
２１ｆｉのデータ人力りにそれぞれ接続される。ラッチ
Ｂ２ ｏ ” Ｂ ２ ｉｓの出力Ｑは、ゲー１へＰ
Ｏの１＝１６人力０〜１５およびコーダーＣＤの工＝１
６人力て、それぞ第１同期信号Ｆ Ｖ Ｏ〜Ｆ’Ｖ１５
を出ず。ゲー１− ＰＯの出力の一つは、カウンターＣ
′Ｆのリセット人力Ｒに接続され、整列キューＦＡＯ〜
Ｆ Ａ １５がすべて空である時に°゛Ｏ°′の状態に
あり、これ以外の時は°１゛°の状態にある、信号ＦＶ
を入力Ｒて供給する。
カウンターＣＴは二進カウンターで、あらかじめ決めら
れた時間ＤＰの時間長さを作り出すことを目的としてい
る。カウンターＣＴの容量Ｎは、信号Ｉ−Ｉの周波数Ｆ
、および時間ＤＰに従って決められる。時間ＤＰは少な
くとも、あらゆる大カマ１〜リクスど出力マトリクスの
いず゛れかとの間で、スイッチャ−ＣＰがマトリクスＭ
Ｃの入力バケツ１〜を切り換えるのに必要とする時間の
最大値と等しくなるように、言い換えればマトリクスＭ
Ｃ内のパケットの書込みと読出しとの間の時間の最大値
と等しくなるようにできている。信号ＦＶ＝“１°゛に
よりリセットが行なわれると、後者の処分（ｄｉｓｐｏ
ｓａｌ）が行なわれ、カウンターＣＴは人力ＣＬに適用
される信号Ｈのリズムに増分される。
れた時間ＤＰの時間長さを作り出すことを目的としてい
る。カウンターＣＴの容量Ｎは、信号Ｉ−Ｉの周波数Ｆ
、および時間ＤＰに従って決められる。時間ＤＰは少な
くとも、あらゆる大カマ１〜リクスど出力マトリクスの
いず゛れかとの間で、スイッチャ−ＣＰがマトリクスＭ
Ｃの入力バケツ１〜を切り換えるのに必要とする時間の
最大値と等しくなるように、言い換えればマトリクスＭ
Ｃ内のパケットの書込みと読出しとの間の時間の最大値
と等しくなるようにできている。信号ＦＶ＝“１°゛に
よりリセットが行なわれると、後者の処分（ｄｉｓｐｏ
ｓａｌ）が行なわれ、カウンターＣＴは人力ＣＬに適用
される信号Ｈのリズムに増分される。
時間Ｄ Ｐ ＝ Ｎ／Ｆが終了すると、カウンターＣＴ
は最大容ｆｆ１Ｎに達し、オーバーフローする。カウン
ターＣＴのオーバーフローは、カウンターＣＴのオーバ
ーフロー出力Ｃか“０°°の状態に遷移することにより
、合図される。出力Ｃは、“１°′の状態の時にカウン
ターＣＴ内のクロック・インパルスＨのカウンティング
をｊ忍めるカウンターのカウンティング確認人力Ｅにル
ープされる。カウンターＣＴが最大容量Ｎに達すると、
ＩＩ Ｏ１１の状態に向かって伝送される出力Ｃにより
カウンティングは抑止される。
は最大容ｆｆ１Ｎに達し、オーバーフローする。カウン
ターＣＴのオーバーフローは、カウンターＣＴのオーバ
ーフロー出力Ｃか“０°°の状態に遷移することにより
、合図される。出力Ｃは、“１°′の状態の時にカウン
ターＣＴ内のクロック・インパルスＨのカウンティング
をｊ忍めるカウンターのカウンティング確認人力Ｅにル
ープされる。カウンターＣＴが最大容量Ｎに達すると、
ＩＩ Ｏ１１の状態に向かって伝送される出力Ｃにより
カウンティングは抑止される。
カウンターＣＴの出力Ｃは又、ラッチＢＢのデータ人力
Ｄ、ゲートＥＴ１の第二人力２、ゲートＥＴ２の第一人
力１に接続される。ゲートＥＴ２の第二人力２は、ラッ
チＢＢの補出力Ｑに接続される。ゲートＥＴＩとＥＴ２
の出力は、タイムベースＢＴ内のシーケンシング・カウ
ンターＣＴＳのクロック人力ＣＬと制御入力ＬＤにそれ
ぞれ接続される。
Ｄ、ゲートＥＴ１の第二人力２、ゲートＥＴ２の第一人
力１に接続される。ゲートＥＴ２の第二人力２は、ラッ
チＢＢの補出力Ｑに接続される。ゲートＥＴＩとＥＴ２
の出力は、タイムベースＢＴ内のシーケンシング・カウ
ンターＣＴＳのクロック人力ＣＬと制御入力ＬＤにそれ
ぞれ接続される。
整列キューＦＡＯ〜ＦＡ１５のうち少なくともひとつが
空でなく、かつ切り換えマトリクスＭＣに向かってまた
伝送されていないパケットが、１つまたはそれ以上ある
眼り、ゲートＰｏの出す信号ＦＶは１°°の状態にあり
、カウンターＣＴはセロに初期化され続ける。カウンタ
ーＣＴの出力Ｃは、１°゛の状態にあり、ゲートＥＴ１
が開く。
空でなく、かつ切り換えマトリクスＭＣに向かってまた
伝送されていないパケットが、１つまたはそれ以上ある
眼り、ゲートＰｏの出す信号ＦＶは１°°の状態にあり
、カウンターＣＴはセロに初期化され続ける。カウンタ
ーＣＴの出力Ｃは、１°゛の状態にあり、ゲートＥＴ１
が開く。
信号Ｉ４はシーケンシング・カウンターＣＴＳのクロッ
ク入力ＣＩ、に適用され、カウンターの供給するアドレ
スＡＭの増分を制御する。スイッチャ−ＣＰは、周期的
に正常に動作する。キューＦＡの最後の入力パケットが
マトリクスＭＣに向かって伝送された後、整列キューＦ
ＡＯ−ＦＡ１５が全部空となると、信号ＦＶはＯ１１の
状態となり、信号Ｉ」により増分されているカウンター
ＣＴを解放する。カウンターＣＴが最大容量Ｎに達する
と、時間Ｄ Ｐ ＝ Ｎ／Ｆは前述した最後のパケット
のマトリクスＭＣに向けた伝送を以って時間切れとなり
、後者は出力マルチプレクス５ｏ−３１５の少なくとも
一つに向けた切り替えを終了する。カウンターＣＴの出
力Ｃは０″の状態になり、カウンターＣＴを解放してゲ
ートＥＴＩを閉じる。
ク入力ＣＩ、に適用され、カウンターの供給するアドレ
スＡＭの増分を制御する。スイッチャ−ＣＰは、周期的
に正常に動作する。キューＦＡの最後の入力パケットが
マトリクスＭＣに向かって伝送された後、整列キューＦ
ＡＯ−ＦＡ１５が全部空となると、信号ＦＶはＯ１１の
状態となり、信号Ｉ」により増分されているカウンター
ＣＴを解放する。カウンターＣＴが最大容量Ｎに達する
と、時間Ｄ Ｐ ＝ Ｎ／Ｆは前述した最後のパケット
のマトリクスＭＣに向けた伝送を以って時間切れとなり
、後者は出力マルチプレクス５ｏ−３１５の少なくとも
一つに向けた切り替えを終了する。カウンターＣＴの出
力Ｃは０″の状態になり、カウンターＣＴを解放してゲ
ートＥＴＩを閉じる。
シーケンシング・カウンターＣＴＳはもはやクロック信
号Ｈを受信せず、最後のアドレスＡＥが供給されたのち
抑止となる。カウンターＣＴの動作は中断されるが、こ
れは言い換えれば負荷の中断となる。スイッヂャーＣＰ
では信号の遷移が行なわれなくなり、消費電力は非常に
低くなる。
号Ｈを受信せず、最後のアドレスＡＥが供給されたのち
抑止となる。カウンターＣＴの動作は中断されるが、こ
れは言い換えれば負荷の中断となる。スイッヂャーＣＰ
では信号の遷移が行なわれなくなり、消費電力は非常に
低くなる。
カウンターＣＴの出力Ｃの状態゛０°°はラッチＢＢに
書き込まれており、ラッチＢＢの補出力Ｑが、ゲートＥ
Ｔ２を開ける状態“１”を提供する。この後、整列キュ
ーＦＡＯ−ＦＡ１５で１つまたはそれ以上の新しい入力
パケットが受信されると、信号ＦＶが“１゛′の状態に
復帰し、カウンターＣＴをゼロに初期化して抑止する。
書き込まれており、ラッチＢＢの補出力Ｑが、ゲートＥ
Ｔ２を開ける状態“１”を提供する。この後、整列キュ
ーＦＡＯ−ＦＡ１５で１つまたはそれ以上の新しい入力
パケットが受信されると、信号ＦＶが“１゛′の状態に
復帰し、カウンターＣＴをゼロに初期化して抑止する。
カウンターＣＴの出力Ｃは１″゛の状態になり、この状
態“１゛°は開ゲートＥＴ２を通って、シーケンシング
・カウンターＣＴＳの制御入力ＬＤに適用される。コー
ダーＣＤの出す４ビツト再始動マルチフレクス・アドレ
スＡ Ｍ ａは、シーケンシング・カウンターＣＴＳの
データ入力で適用され、シーケンシング・カウンターＣ
ＴＳのあまり重要でない４つのラッチにロードされ、シ
ーケンシング・バスｅにより供給されるようになる。同
時に、ゲートＥＴ１もカウンターＣＴの出力Ｃで状態°
“１゛により開き、クロック信号Ｈは再びシーケンシン
グ・カウンターＣＴＳに供給され、シーケンシング・カ
ウンターＣＴＳはアドレスＡ Ｍ ｄから再び始動する
。スイッチャ−ＣＰは動作を再開する。
態“１゛°は開ゲートＥＴ２を通って、シーケンシング
・カウンターＣＴＳの制御入力ＬＤに適用される。コー
ダーＣＤの出す４ビツト再始動マルチフレクス・アドレ
スＡ Ｍ ａは、シーケンシング・カウンターＣＴＳの
データ入力で適用され、シーケンシング・カウンターＣ
ＴＳのあまり重要でない４つのラッチにロードされ、シ
ーケンシング・バスｅにより供給されるようになる。同
時に、ゲートＥＴ１もカウンターＣＴの出力Ｃで状態°
“１゛により開き、クロック信号Ｈは再びシーケンシン
グ・カウンターＣＴＳに供給され、シーケンシング・カ
ウンターＣＴＳはアドレスＡ Ｍ ｄから再び始動する
。スイッチャ−ＣＰは動作を再開する。
コーダーＣＤは、ラッチＢ２．からＢ２□５の出す同期
信号ＦＶＯ〜ＦＶ１５の状態に応じてアドレスＡＭｄを
同化（ｅｌａｂｏｒａｔｅ）する。コーダーＣＤは内部
優先順位管理論理から構成されているが、この論理は、
入力マルチプレクスＥＯ〜Ｅ１５にそれぞれ割り当てら
れている異なる優先順位を考慮に入れながら、アドレス
ＡＭｄを同化することを可能にする。例えば、スイッチ
ャ−ＣＰが動作を停止した後で新しい入力パケットがキ
ューＦＡＩとＦＡ３で受信され、かつマルチプレクスＥ
３よりも高い優先順位がマルチプレクスＥ１に割り当て
られている場合である。この時コーダーＣＤは、ＦＶＯ
＝”Ｏ” ＦＶ１＝”１°’ ＦＶ２＝”ｏ”
Ｆｖ３＝’ｔ！° Ｆｖ４＝”ｏ’−・・Ｆｖ１５＝゛
Ｏ°”という信号を入力で受信し、パケットを発生する
優先順位の高いマルチブレクスＥ１に対応するアドレス
ＡＭｄ＝“’０００１”を出力で出す。アドレスＡＭ＝
ＡＭａ＝“’０００１”は、シーケンシング・カウンタ
ーＣＴＳで再始動時にロードされ、バスｅ内で出される
。このバスｅで出されるアドレスＡＭｄは、キューＦＡ
Ｉを選択し、切り換えマトリクスＭＣに向けて最初の入
力パケットを伝送するよう誘導する。キューＦＡ２．Ｆ
Ａ３・・・はこの時順番に選択され、カウンターＣＴＳ
の増分が行なわれるにつれ、パケットを伝送する。
信号ＦＶＯ〜ＦＶ１５の状態に応じてアドレスＡＭｄを
同化（ｅｌａｂｏｒａｔｅ）する。コーダーＣＤは内部
優先順位管理論理から構成されているが、この論理は、
入力マルチプレクスＥＯ〜Ｅ１５にそれぞれ割り当てら
れている異なる優先順位を考慮に入れながら、アドレス
ＡＭｄを同化することを可能にする。例えば、スイッチ
ャ−ＣＰが動作を停止した後で新しい入力パケットがキ
ューＦＡＩとＦＡ３で受信され、かつマルチプレクスＥ
３よりも高い優先順位がマルチプレクスＥ１に割り当て
られている場合である。この時コーダーＣＤは、ＦＶＯ
＝”Ｏ” ＦＶ１＝”１°’ ＦＶ２＝”ｏ”
Ｆｖ３＝’ｔ！° Ｆｖ４＝”ｏ’−・・Ｆｖ１５＝゛
Ｏ°”という信号を入力で受信し、パケットを発生する
優先順位の高いマルチブレクスＥ１に対応するアドレス
ＡＭｄ＝“’０００１”を出力で出す。アドレスＡＭ＝
ＡＭａ＝“’０００１”は、シーケンシング・カウンタ
ーＣＴＳで再始動時にロードされ、バスｅ内で出される
。このバスｅで出されるアドレスＡＭｄは、キューＦＡ
Ｉを選択し、切り換えマトリクスＭＣに向けて最初の入
力パケットを伝送するよう誘導する。キューＦＡ２．Ｆ
Ａ３・・・はこの時順番に選択され、カウンターＣＴＳ
の増分が行なわれるにつれ、パケットを伝送する。
本発明の簡略化された具体例に従い、コーダーＣＤかラ
ッチＢＢやゲートＥＴ２と共に抑制される。この簡略化
された具体例では、シーケンシング・カウンターＣＴＳ
は再始動時に、抑止されているアドレスからカウンティ
ングを再開する。
ッチＢＢやゲートＥＴ２と共に抑制される。この簡略化
された具体例では、シーケンシング・カウンターＣＴＳ
は再始動時に、抑止されているアドレスからカウンティ
ングを再開する。
第１図は非同調パケット時分割スイッチャ−を伴った本
発明を具体化している消費電力節減装置が示されている
。
発明を具体化している消費電力節減装置が示されている
。
Claims (5)
- （１）タイムベースにより制御され、負荷中断の時間を
有する、周期的に動作する機器の消費電力を節減するた
めの装置であり、 前述した機器の負荷中断の始まりと終了を検出するため
に、前述の機器に接続される手段、検出した負荷中断機
関の始まりに続く、あらかじめ決められた時間の終了時
に前述のタイムベースにて供給されるクロック信号を抑
制することにより前述のタイムベースを抑止するために
、前述検出手段に接続される手段、および 検出された負荷中断機関の終了に反応して、前述のクロ
ック信号を前述のタイムベースに復帰させることにより
、前述のタイムベースを解放するために、前述の検出手
段に接続される手段から構成される電子装置の消費電力
低減装置。 - （２）前述の機器はパケット時分割スイッチャーであり
、Ｉが少なくとも１に等しい整数であるＩ入力時分割マ
ルチプレクスは、Ｉ入力バッファ・キューにそれぞれ接
続され、前述のスイッチャーにより切り換わるのを待つ
間、前述のキューに一時的に記憶されるパケットを出す
。 前述したあらかじめ決められた時間の終了時にタイムベ
ースは抑止されるが、この時間は少なくとも、前述のス
イッチャーがパケットを切り換えるのに必要とする時間
の最大値に等しく、又、前述の検出手段は前述のＩキュ
ーの各々に接続され、前述Ｉキューによりそれぞれ出さ
れ、かつ対応するキューが空であるか、いっぱいである
かという充填段階を各々が示す、Ｉキュー充填指示信号
に応じて、負荷中断期間の前述した始まりと、前述した
終了を検出する、請求項１に記載の装置。 - （３）前述の抑止手段が前述クロック信号の設定されて
いる数のインパルスをカウントすることにより、前述の
あらかじめ決められた時間の終了を決めるカウンターか
ら構成され、前述のカウンテイングは、前述の指示信号
がすべて前述の空の状態になるとすぐに、前述の検出手
段により開始される、請求項２に記載の装置。 - （４）前述の検出手段が、前述のクロック信号の周波数
でサンプリングすることにより、前述のＩ指示信号を同
期およびフィルタリングするラッチ手段から構成される
、請求項２に記載装置。 - （５）前述の解放出段が、前述の検出手段により検出さ
れる前述の指示信号の状態に従って、また、前述のタイ
ムベースが、最も高い優先順位で空でないキューに記憶
されている第一番目のパケットを切り換えることにより
解放される時に前述のスイッチャーが始まるように、前
述のキューに割り当てられた優先順位に従って、前述の
タイムベースを設定されている状態で初期化するための
手段から構成されている、請求項２に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8805032A FR2630280B1 (fr) | 1988-04-15 | 1988-04-15 | Dispositif de reduction de consommation d'energie pour equipement a fonctionnement cyclique tel que commutateur temporel |
| FR88-5032 | 1988-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0213155A true JPH0213155A (ja) | 1990-01-17 |
| JP2808650B2 JP2808650B2 (ja) | 1998-10-08 |
Family
ID=9365357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093285A Expired - Lifetime JP2808650B2 (ja) | 1988-04-15 | 1989-04-14 | 電子装置の消費電力低減装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4980885A (ja) |
| EP (1) | EP0337876B1 (ja) |
| JP (1) | JP2808650B2 (ja) |
| CA (1) | CA1319407C (ja) |
| DE (1) | DE68904974T2 (ja) |
| FR (1) | FR2630280B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145744A (ja) * | 1990-10-08 | 1992-05-19 | Toshiba Corp | Ａｔｍ通信システム用単位セルスイッチ |
| JP2011055370A (ja) * | 2009-09-03 | 2011-03-17 | Nippon Telegr & Teleph Corp <Ntt> | 通信処理回路及び通信処理方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2944113B2 (ja) * | 1989-11-01 | 1999-08-30 | 日本電気株式会社 | バッテリセービングシステム |
| US5260937A (en) * | 1990-10-29 | 1993-11-09 | Dsc Communications Corporation | Power conserving technique for a communications terminal time slot interchanger |
| FR2711465B1 (fr) * | 1993-10-20 | 1996-01-12 | Boyer Pierre | Système de files d'attente en entrée prévu notamment pour être relié aux entrées d'une matrice de commutation de type spatial sans blocage. |
| US5463261A (en) * | 1994-10-19 | 1995-10-31 | Minnesota Mining And Manufacturing Company | Power conservation device for a peripheral interface module |
| US7139277B2 (en) * | 1998-07-22 | 2006-11-21 | Synchrodyne Networks, Inc. | Multi-terabit SONET switching with common time reference |
| JP4256546B2 (ja) | 1999-08-24 | 2009-04-22 | パナソニック株式会社 | ストリーム多重分離装置 |
| US20040194087A1 (en) * | 2002-04-11 | 2004-09-30 | International Business Machines Corporation | Batch processing of requests in a data processing network |
| US20240116310A1 (en) * | 2022-10-10 | 2024-04-11 | Blaine Forrest Weisman | Trochoid, Polar or Conic Section Spoke for Wheels |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60129820A (ja) * | 1983-12-16 | 1985-07-11 | Matsushita Electric Ind Co Ltd | 実行休止制御装置 |
| JPS61228725A (ja) * | 1985-04-03 | 1986-10-11 | Nec Corp | 集積回路装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107685A (en) * | 1980-01-31 | 1981-08-26 | Nec Corp | Electric power supply system of electronic exchange |
| DE3123618A1 (de) * | 1981-06-13 | 1983-01-05 | Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt | Schaltungsanordnung zur abschaltung der versorgungsspannung bei nicht in anspruch genommenen peripheren einrichtungen in fernmelde-, insbesondere fernsprechanlagen |
| FR2538976A1 (fr) * | 1982-12-29 | 1984-07-06 | Servel Michel | Systeme de commutation de paquets synchrones de longueur fixe |
| FR2581493B1 (fr) * | 1985-05-03 | 1987-07-10 | Trt Telecom Radio Electr | Systeme de transmission d'informations par voie multiplex |
| US4745629A (en) * | 1986-09-26 | 1988-05-17 | United Technologies Corporation | Duty cycle timer |
-
1988
- 1988-04-15 FR FR8805032A patent/FR2630280B1/fr not_active Expired - Lifetime
-
1989
- 1989-04-11 EP EP89400991A patent/EP0337876B1/fr not_active Expired - Lifetime
- 1989-04-11 US US07/336,495 patent/US4980885A/en not_active Expired - Lifetime
- 1989-04-11 DE DE8989400991T patent/DE68904974T2/de not_active Expired - Fee Related
- 1989-04-14 JP JP1093285A patent/JP2808650B2/ja not_active Expired - Lifetime
- 1989-04-14 CA CA000596676A patent/CA1319407C/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60129820A (ja) * | 1983-12-16 | 1985-07-11 | Matsushita Electric Ind Co Ltd | 実行休止制御装置 |
| JPS61228725A (ja) * | 1985-04-03 | 1986-10-11 | Nec Corp | 集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145744A (ja) * | 1990-10-08 | 1992-05-19 | Toshiba Corp | Ａｔｍ通信システム用単位セルスイッチ |
| JP2011055370A (ja) * | 2009-09-03 | 2011-03-17 | Nippon Telegr & Teleph Corp <Ntt> | 通信処理回路及び通信処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0337876B1 (fr) | 1993-02-24 |
| FR2630280B1 (fr) | 1990-07-27 |
| CA1319407C (en) | 1993-06-22 |
| DE68904974T2 (de) | 1993-06-24 |
| JP2808650B2 (ja) | 1998-10-08 |
| DE68904974D1 (de) | 1993-04-01 |
| US4980885A (en) | 1990-12-25 |
| EP0337876A1 (fr) | 1989-10-18 |
| FR2630280A1 (fr) | 1989-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2630813B2 (ja) | パケットフロー制御方法および装置 | |
| EP0160443B1 (en) | Packet and circuit switched communications network | |
| US5884099A (en) | Control circuit for a buffer memory to transfer data between systems operating at different speeds | |
| US6075392A (en) | Circuit for the glitch-free changeover of digital signals | |
| US6687255B1 (en) | Data communication circuit having FIFO buffer with frame-in-FIFO generator | |
| EP0581486A2 (en) | High bandwidth packet switch | |
| JPH03147045A (ja) | 同期化バッファ回路 | |
| JP2001516549A (ja) | ネットワークノード同期方法 | |
| US5208809A (en) | Communication network node | |
| JPH0213155A (ja) | 電子装置の消費電力低減装置 | |
| US4176400A (en) | Buffer storage and control | |
| US4769813A (en) | Ring communication system | |
| JP2000259429A (ja) | タイマー管理装置および方法 | |
| US5268652A (en) | Circuit for detecting locking of a digital phase locked loop | |
| CN101213534A (zh) | 对延时不敏感的fifo信令协议 | |
| US4034352A (en) | Phase control of clock and sync pulser | |
| JPH11163864A (ja) | セルバッファ回路 | |
| JPH05233512A (ja) | 多重化の方法及び装置 | |
| JP3253547B2 (ja) | データ転送システム | |
| US5268653A (en) | Digital phase-locked loop operating mode control method and device | |
| USRE40317E1 (en) | System for receiving a control signal from a device for selecting its associated clock signal for controlling the transferring of information via a buffer | |
| JP2625105B2 (ja) | タイマ装置 | |
| KR200193481Y1 (ko) | 에이티엠 교환기의 셀 바운더리 버스 매칭 장치 | |
| JP2960250B2 (ja) | 通信制御装置における回線インタフェース回路 | |
| JP3102533B2 (ja) | 送出セルスロット指定装置 |