JPH02132545A - 並列計算機およびそのためのコンパイル方法 - Google Patents
並列計算機およびそのためのコンパイル方法Info
- Publication number
- JPH02132545A JPH02132545A JP63285650A JP28565088A JPH02132545A JP H02132545 A JPH02132545 A JP H02132545A JP 63285650 A JP63285650 A JP 63285650A JP 28565088 A JP28565088 A JP 28565088A JP H02132545 A JPH02132545 A JP H02132545A
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- JP
- Japan
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- parallel computer
- instruction
- program
- parallel
- processor
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- Pending
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は個々のプロセッサがそれぞれ命令を解読し実行
する並列計算機における）１ｆ列処理用プログラムのデ
バック手法に関する． 〔従来の技術〕 逐次処理計算機上でのプログラムのデバックのために，
ハードウエアあるいはソフトウエアとしていろいろな手
法が考えられてきた。
する並列計算機における）１ｆ列処理用プログラムのデ
バック手法に関する． 〔従来の技術〕 逐次処理計算機上でのプログラムのデバックのために，
ハードウエアあるいはソフトウエアとしていろいろな手
法が考えられてきた。
一方，競列計算機，特に特開昭６１−１８２３６１で示
されるように，並列計算機を構成する個々のプロセッサ
がそれぞれ命令を解読し実行する，いわゆるＭＩＭＤ型
の並列計算機においては、プロセッサごとのプログラム
のデバックあるいはプロセッサ間のデータ転送や同期処
理のためのセマフオなどを静的にチェックしているにす
ぎなかった．〔発明が解決しようとする課題〕 」二記従来技術では、ＰＥ間でデータ転送を行う並列計
算機において，各ＰＥ毎の動的な動作に対するバグを排
除することができなかった。
されるように，並列計算機を構成する個々のプロセッサ
がそれぞれ命令を解読し実行する，いわゆるＭＩＭＤ型
の並列計算機においては、プロセッサごとのプログラム
のデバックあるいはプロセッサ間のデータ転送や同期処
理のためのセマフオなどを静的にチェックしているにす
ぎなかった．〔発明が解決しようとする課題〕 」二記従来技術では、ＰＥ間でデータ転送を行う並列計
算機において，各ＰＥ毎の動的な動作に対するバグを排
除することができなかった。
たとえば、２つのＰＥ間でデータ転送を行いながら並列
処理を実行する第３図に示すような例を考えてみる．図
中，４０ないし４５はＰＥ＃１のプログラムであり、４
Ｇないし５１はＰＥ＃２のプログラムである。このプロ
グラムでは．ＰＥ間のデータ転送方式は特開昭６０−１
８２３６１号で示されているようなメッセージ通信方式
（つまり、送信側ＰＥでは送り先ＰＥ番号，転送データ
および転送データを識別するための識別子をオペランド
とする送信命令を用いて転送データと識別子を受信側Ｐ
Ｅ内の一時格納領域に保持する。一方、受信側ＰＥでは
受信すべきデータの識別子をオペランドとする受信命令
を用いて一時格納領域を検索し．所望の受信データを得
る）を仮定する。
処理を実行する第３図に示すような例を考えてみる．図
中，４０ないし４５はＰＥ＃１のプログラムであり、４
Ｇないし５１はＰＥ＃２のプログラムである。このプロ
グラムでは．ＰＥ間のデータ転送方式は特開昭６０−１
８２３６１号で示されているようなメッセージ通信方式
（つまり、送信側ＰＥでは送り先ＰＥ番号，転送データ
および転送データを識別するための識別子をオペランド
とする送信命令を用いて転送データと識別子を受信側Ｐ
Ｅ内の一時格納領域に保持する。一方、受信側ＰＥでは
受信すべきデータの識別子をオペランドとする受信命令
を用いて一時格納領域を検索し．所望の受信データを得
る）を仮定する。
第２図の例において、２台のＰＥが同一の速度で同一の
命令を実行する場合は見かけ上正しくプログラムを実行
できる。しかし、もし何かの要因により、どちらかのＰ
Ｅの実行が遅れた場合、プログラムが正しく終了しなく
なる。たとえば、ＰＥ＃２が第ｉ回目のループ処理の実
行文４８を実行したあと実行文４９の実行までに時間を
生じたとする。一方、ＰＥ＃１は第ｉ回目のループ処理
を行い（すてにＰＥ＃２の実行文４８が実行されている
ので、実行文４３を実行することができる）、第ｊ＋１
．回目ループ処理の実行文４２を実行したとする。この
場合，ＰＥ＃２の一時格納領域上で同じ識別子Ｋｅｙａ
が割当てられた２つの送信データＡ（τ）およびＡ （
Ｉ＋１）が保持されることになり、その後、ＰＥ＃２が
第ｉ回目のループ処理の実行文４９を実行した場合，受
信データの識別ができなくなる。
命令を実行する場合は見かけ上正しくプログラムを実行
できる。しかし、もし何かの要因により、どちらかのＰ
Ｅの実行が遅れた場合、プログラムが正しく終了しなく
なる。たとえば、ＰＥ＃２が第ｉ回目のループ処理の実
行文４８を実行したあと実行文４９の実行までに時間を
生じたとする。一方、ＰＥ＃１は第ｉ回目のループ処理
を行い（すてにＰＥ＃２の実行文４８が実行されている
ので、実行文４３を実行することができる）、第ｊ＋１
．回目ループ処理の実行文４２を実行したとする。この
場合，ＰＥ＃２の一時格納領域上で同じ識別子Ｋｅｙａ
が割当てられた２つの送信データＡ（τ）およびＡ （
Ｉ＋１）が保持されることになり、その後、ＰＥ＃２が
第ｉ回目のループ処理の実行文４９を実行した場合，受
信データの識別ができなくなる。
このように、並列計算機においてそれぞれのＰＥが独立
に命令を実行する場合，各ＰＥの命令の実行速度により
、バグが見つかる場合がある。
に命令を実行する場合，各ＰＥの命令の実行速度により
、バグが見つかる場合がある。
このようなバグを発見するデバック手法が必要となる．
〔ｌＫ題を解決するための手段〕
上記目的を達成するためには，デバック時におぃて，一
部の要素プロセッサ（ＰＥ）の性能（つまり，命令の実
行速度）と他のＰＥの性能との関係を変更することによ
り、バグ発見の一助とすることができる。
部の要素プロセッサ（ＰＥ）の性能（つまり，命令の実
行速度）と他のＰＥの性能との関係を変更することによ
り、バグ発見の一助とすることができる。
その第１の実現方法として、ホストプロセッサからある
いは人手により性能（命令の実行速度）？変更するＰＥ
が指定する第１の手段と，その第１の手段で指定された
ＰＥの命令解読ピッチを低下させる第２の手段を設けた
並列計算機を実現する。
いは人手により性能（命令の実行速度）？変更するＰＥ
が指定する第１の手段と，その第１の手段で指定された
ＰＥの命令解読ピッチを低下させる第２の手段を設けた
並列計算機を実現する。
第２の実現方法として、ホストプロセッサからあるいは
人手により性能を変更するＰＥを指定する第１の手段と
、その第１の手段で指定されたＰＥのマイクロプログラ
ムの実行ピッチを低下させる第２の手段を設けた並列計
算機を実現する。
人手により性能を変更するＰＥを指定する第１の手段と
、その第１の手段で指定されたＰＥのマイクロプログラ
ムの実行ピッチを低下させる第２の手段を設けた並列計
算機を実現する。
第３の実現方法として，ホストプロセッサからあるいは
人手により，性能を変更するＰＥを指定する第１の手段
と、その第１の手段で指定されたＰＥに分配されたクロ
ック信号のクロック幅を広げる第２の手段を設けた並列
計箕機を実現する。
人手により，性能を変更するＰＥを指定する第１の手段
と、その第１の手段で指定されたＰＥに分配されたクロ
ック信号のクロック幅を広げる第２の手段を設けた並列
計箕機を実現する。
第４の実現方法として、もし，デバック時にプログラム
を再コンパイルすることが可能であるならば、コンパイ
ラによって、性能を変更するＰＥで実行すべきプログラ
ムの目的プログラム中の各命令の間に、他の命令に影響
を与えない，いわゆるＮｏ Ｏｐｅｒａｔｉｏｎ命令を
挿入する手段を設けることにより達成される。
を再コンパイルすることが可能であるならば、コンパイ
ラによって、性能を変更するＰＥで実行すべきプログラ
ムの目的プログラム中の各命令の間に、他の命令に影響
を与えない，いわゆるＮｏ Ｏｐｅｒａｔｉｏｎ命令を
挿入する手段を設けることにより達成される。
一部の要素プロセッサ（ＰＥ）の性能を変更することに
より、動的にＰＥ間での状態を変更することが可能とな
り、ＰＥｌｔｌＴのデータ転送あるいは順序制御に関す
るバグを発見する一助となる．また，ＰＥの性能を変更
する手段としては，命令解読ピッチの変更，動作クロッ
クの変更あるいは命令間へのＮｏ Ｏｐｅｒａｔｉｏｎ
命令の挿入などを行うので、本来の命令の実行に影響を
与えない．〔実施例〕 以下，本発明の第１の実施例を第１図により説明する。
より、動的にＰＥ間での状態を変更することが可能とな
り、ＰＥｌｔｌＴのデータ転送あるいは順序制御に関す
るバグを発見する一助となる．また，ＰＥの性能を変更
する手段としては，命令解読ピッチの変更，動作クロッ
クの変更あるいは命令間へのＮｏ Ｏｐｅｒａｔｉｏｎ
命令の挿入などを行うので、本来の命令の実行に影響を
与えない．〔実施例〕 以下，本発明の第１の実施例を第１図により説明する。
図中，１はホストプロセッサ，２は任意のＰＥ間でデー
タ転送可能な相互結合ネットワーク、３一１ないし３−
３は要素プロセッサ（以下、ＰＥと略す）、４は命令解
読部，５は演算処理部，６は通信部，７はローカルメモ
リ、８は自ＰＥ番号を保持するレジスタ、９は比較回路
、１０はＮＯＰ（Ｎｏ Ｏｐｅｒａｔｉｏｎ命令）挿入
回路、１１は命令バッファ、１２はＮＯＰ命令を保持す
るレジスタ、１３はデコーダ，１４はセレクタをそれぞ
れあらわす。
タ転送可能な相互結合ネットワーク、３一１ないし３−
３は要素プロセッサ（以下、ＰＥと略す）、４は命令解
読部，５は演算処理部，６は通信部，７はローカルメモ
リ、８は自ＰＥ番号を保持するレジスタ、９は比較回路
、１０はＮＯＰ（Ｎｏ Ｏｐｅｒａｔｉｏｎ命令）挿入
回路、１１は命令バッファ、１２はＮＯＰ命令を保持す
るレジスタ、１３はデコーダ，１４はセレクタをそれぞ
れあらわす。
まず．ＰＥの動作をＰＥ１３−１を用いて説明する。Ｐ
Ｅ１３−１はローカルメモリ７上に保持されている命令
列を命令解読部４で逐次解読し，演算処理部５で実行す
る。通信部６は相互ネットワーク２と接続され、他ＰＥ
との間でデータのやりとりを行う。
Ｅ１３−１はローカルメモリ７上に保持されている命令
列を命令解読部４で逐次解読し，演算処理部５で実行す
る。通信部６は相互ネットワーク２と接続され、他ＰＥ
との間でデータのやりとりを行う。
一部のＰＥの性能（命令の実行速度）を変更するために
，まず性能を変更すべきプロセッサ番号をホストプロセ
ッサから線Ｑ２０を介して各ＰＥに伝える．各ＰＥは命
令解読部内のレジスタ８に保持した自ＰＥ番号とホスト
プロセッサから送られできたＰＥ番号を比較し，一致す
るならばＮＯＰ挿入回路１０を起動する。ＮＯＰ挿入回
路１０は１命令おきにＮＯＰ命令をデコーダに送るよう
に、セレクタ１４を切りかえる。
，まず性能を変更すべきプロセッサ番号をホストプロセ
ッサから線Ｑ２０を介して各ＰＥに伝える．各ＰＥは命
令解読部内のレジスタ８に保持した自ＰＥ番号とホスト
プロセッサから送られできたＰＥ番号を比較し，一致す
るならばＮＯＰ挿入回路１０を起動する。ＮＯＰ挿入回
路１０は１命令おきにＮＯＰ命令をデコーダに送るよう
に、セレクタ１４を切りかえる。
ＮＯＰ挿入回路１０の詳細を第２図に示す。図中１５は
レジスタ、１６はＡＮＤ回路、１７はＩＢＩＩ （第１
図）内の次実行命令アドレスを保持するレジスタ１７で
ある， １５は状態を保持するレジスタで，自ＰＥが命令列中に
ＮＯＰ命令挿入の対象ＰＥの場合、レジスタ１５の出力
をＡＮＤ回路１６、線Ｑ２４を介して、セレクタ１４（
第１図）に送り，デコーダ１３（第１図）に送る命令を
ＩＢＩＩ （第１図）から得るかＮＯＰ命令保持レジス
タ１２（第１図）から得るかを決定する。
レジスタ、１６はＡＮＤ回路、１７はＩＢＩＩ （第１
図）内の次実行命令アドレスを保持するレジスタ１７で
ある， １５は状態を保持するレジスタで，自ＰＥが命令列中に
ＮＯＰ命令挿入の対象ＰＥの場合、レジスタ１５の出力
をＡＮＤ回路１６、線Ｑ２４を介して、セレクタ１４（
第１図）に送り，デコーダ１３（第１図）に送る命令を
ＩＢＩＩ （第１図）から得るかＮＯＰ命令保持レジス
タ１２（第１図）から得るかを決定する。
また、レジスタ１７には、デコーダ１３（第１図）で得
られた次命令アドレスを線Ｑ２２を介して一時保持し、
線Ｑ２３を介してＩＢＩＩ （第１図）に転送する． したがって，命令解読部４−１では、通常の命令中にＮ
ＯＰ命令を挿入しデコードすることになり，他のＰＥに
比べて相対的に性能を低下させることができる。
られた次命令アドレスを線Ｑ２２を介して一時保持し、
線Ｑ２３を介してＩＢＩＩ （第１図）に転送する． したがって，命令解読部４−１では、通常の命令中にＮ
ＯＰ命令を挿入しデコードすることになり，他のＰＥに
比べて相対的に性能を低下させることができる。
ＮＯＰ命令の挿入率は、本実施例では１命令おきとした
が、ＮＯＰ挿入回路１０内の状態レジスタ１５の実現法
により、いろいろなパターンを実現することができる。
が、ＮＯＰ挿入回路１０内の状態レジスタ１５の実現法
により、いろいろなパターンを実現することができる。
ＮＯＰ命令を挿入するＰＥの決定法は、ホストプロセッ
サからのＰＥ番号の指定としたが，２台以上のＰＥの集
合を指定するように変更することもできる． また、指定元をホストプロセッサでなく、各ＰＥごとに
人手で行うことも考えられる。
サからのＰＥ番号の指定としたが，２台以上のＰＥの集
合を指定するように変更することもできる． また、指定元をホストプロセッサでなく、各ＰＥごとに
人手で行うことも考えられる。
第１の実施例では、ＮＯＰ挿入回路を用いて、通常の命
令間にＮＯＰ命令を挿入することとしたが、ＮＯＰ挿入
回路のかわりに、命令の解読を毎サイクル行なわないよ
うにする命令解読抑ＩＥ回路（たとえば１命令おきに命
令解読を行う）を設けることによっても実現することが
できる．この実施例を第４図に示す。第４図において第
１図と同一の番号は同じ機能を有することを示している
。この実施例では新しく命令解読抑止回路１８を設けた
．この回路は、線Ｑ２１を介して、命令解読を数サイク
ルおきにすることを指定された場合、サイクルごとに線
Ｑ２５を介してデコーダ１３を抑止する。この抑止の間
隔はインクリメント回路１９とレジスタ１５によって決
定される．さらに、別の実現手段として各ＰＥの制御を
行っているマイクロプログラムにＮｏ Ｏｐｅｒａｔｉ
ｏｎフィールドを設け、指定されたＰＥの各マイクロプ
ログラムの実行ステップにおいて，このＮｏＯｐｅｒａ
ｔｉｏｎのフィールドを実行し、マイクロプログラムの
実行ピッチを落とすることによって実現することができ
る． 一部のＰＥの性能を低下させるまた別の方法としては、
ＰＥに供給されるクロック幅を変更することが考えられ
る。このことはＰＥへのクロック入力部に遅延回路を組
み合わせることにより実現できる。
令間にＮＯＰ命令を挿入することとしたが、ＮＯＰ挿入
回路のかわりに、命令の解読を毎サイクル行なわないよ
うにする命令解読抑ＩＥ回路（たとえば１命令おきに命
令解読を行う）を設けることによっても実現することが
できる．この実施例を第４図に示す。第４図において第
１図と同一の番号は同じ機能を有することを示している
。この実施例では新しく命令解読抑止回路１８を設けた
．この回路は、線Ｑ２１を介して、命令解読を数サイク
ルおきにすることを指定された場合、サイクルごとに線
Ｑ２５を介してデコーダ１３を抑止する。この抑止の間
隔はインクリメント回路１９とレジスタ１５によって決
定される．さらに、別の実現手段として各ＰＥの制御を
行っているマイクロプログラムにＮｏ Ｏｐｅｒａｔｉ
ｏｎフィールドを設け、指定されたＰＥの各マイクロプ
ログラムの実行ステップにおいて，このＮｏＯｐｅｒａ
ｔｉｏｎのフィールドを実行し、マイクロプログラムの
実行ピッチを落とすることによって実現することができ
る． 一部のＰＥの性能を低下させるまた別の方法としては、
ＰＥに供給されるクロック幅を変更することが考えられ
る。このことはＰＥへのクロック入力部に遅延回路を組
み合わせることにより実現できる。
クロック幅を変更したＰＥは通信部６を介してクロック
幅の異なる相互結合ネットワーク２に接続することにな
るがこれは通信部６にバツファを設けることにより、異
なるクロック動作のハードウエア間でデータ転送するこ
とが可能となる．並列プログラムを再コンパイルするこ
とが許されるならば、再コンパイルの仮定において、指
定した一部のＰＥの性能を低下させることができる。
幅の異なる相互結合ネットワーク２に接続することにな
るがこれは通信部６にバツファを設けることにより、異
なるクロック動作のハードウエア間でデータ転送するこ
とが可能となる．並列プログラムを再コンパイルするこ
とが許されるならば、再コンパイルの仮定において、指
定した一部のＰＥの性能を低下させることができる。
第４図に、本発明を適用するコンパイラの構成を示す。
図中６１，６２，６３および６８は外部記憶装置６４は
構文解析部、６５は中間処理部、６６はコード生成部、
６７はＮＯＰ命令挿入部を示す。
構文解析部、６５は中間処理部、６６はコード生成部、
６７はＮＯＰ命令挿入部を示す。
第４図内の構文解析部６４が，ソースプログラム６１（
たとえばＦｏｒｔｒａｎ）を入力とし，これを中間語６
８に変換する。中間処理部６５はこの中間語６８を入力
として、最適化や並列化を行い、中間語６８を変更する
。コード生成部６６は中間処理部６５が変形した中間語
から並列に実行されるＰＥごとのオブジェクトコード６
２を生成する。
たとえばＦｏｒｔｒａｎ）を入力とし，これを中間語６
８に変換する。中間処理部６５はこの中間語６８を入力
として、最適化や並列化を行い、中間語６８を変更する
。コード生成部６６は中間処理部６５が変形した中間語
から並列に実行されるＰＥごとのオブジェクトコード６
２を生成する。
ＮＯＰ命令挿入部６７は、指定されたＰＥのオブジエク
トコード６２を入力とし、命令間にＮＯＰ命令を挿入す
る。この時のＰＥ番号の指定はコンパイラに対するオプ
ション指定で行う。
トコード６２を入力とし、命令間にＮＯＰ命令を挿入す
る。この時のＰＥ番号の指定はコンパイラに対するオプ
ション指定で行う。
これらの本実施例によれば，一部のＰＥの性能を他のＰ
Ｅに対して変化させることが可能となり、プロセッサ間
のデータ転送や同期処理に起因するバクの発見に対する
一助となる。
Ｅに対して変化させることが可能となり、プロセッサ間
のデータ転送や同期処理に起因するバクの発見に対する
一助となる。
本発明によれば，一部のプロセッサの性能を他のプロセ
ッサと変えることができ、プロセッサ間データ転送ある
いは同期処理時に生じるプログラムのバクを発見するこ
とができる。
ッサと変えることができ、プロセッサ間データ転送ある
いは同期処理時に生じるプログラムのバクを発見するこ
とができる。
第１図は本発明の一実施例の並列計算機の構成レ゛、第
２図は第１図の一部であるＮＯＰ挿入回路，第３図は並
列計算機特有のバグを含む並列列理プログラムの一例，
第４図は本発明の別の実施例の並列計算機の構成図、第
５図は本発明の一実施例のコンパイラの一実施例をそれ
ぞれ示す図である．１・・・ホストプロセッサ，２・・
・相互結合ネットワーク、３−１ないし３−３・・・要
素プロセッサ（ＰＥ）、４・・・命令解読部、５・・・
演算処理部、６・・・通信部，７・・・ローカルメモリ
、１０・・・ＮＯＰ挿入回路、１８・・・命命解読抑止
回路。 ペパゝ〜＞染４％ ζ一呻！寓４０喝 第 Ｚ 図
２図は第１図の一部であるＮＯＰ挿入回路，第３図は並
列計算機特有のバグを含む並列列理プログラムの一例，
第４図は本発明の別の実施例の並列計算機の構成図、第
５図は本発明の一実施例のコンパイラの一実施例をそれ
ぞれ示す図である．１・・・ホストプロセッサ，２・・
・相互結合ネットワーク、３−１ないし３−３・・・要
素プロセッサ（ＰＥ）、４・・・命令解読部、５・・・
演算処理部、６・・・通信部，７・・・ローカルメモリ
、１０・・・ＮＯＰ挿入回路、１８・・・命命解読抑止
回路。 ペパゝ〜＞染４％ ζ一呻！寓４０喝 第 Ｚ 図
Claims (1)
- 【特許請求の範囲】 １、少なくとも１台のホストプロセッサと、各々にロー
カル記憶を持ち、該ローカル記憶上のプログラムを解読
し実行する複数台の要素プロセッサからなる並列計算機
において、要素プロセッサごとにその性能を可変とする
ことを特徴とする並列計算機。 ２、第１項の並列計算機において、１台あるいは複数台
の要素プロセッサを指定する第１の手段と、該第１の手
段で指定された要素プロセッサの命令解読ピッチを低下
させる第２の手段を持つことを特徴とする並列計算機。 ３、第１項の並列計算機において、１台あるいは複数台
の要素プロセッサを指定する第１の手段と、該第１の手
段で指定された要素プロセッサのマイクロプログラムの
実行ピッチを低下させる第２の手段を持つことを特徴と
する並列計算機。 ４、第１項の並列計算機において、１台あるいは複数台
の要素プロセッサを指定する第１の手段と、該第１の手
段で指定された要素プロセッサの動作クロックを可変に
する第２の手段を持つことを特徴する並列計算機。 ５、第２項ないし第４項のいずれか一つの並列計算機に
おいて、第１の手段として、ホスト計算機を用いて指定
することを特徴とする並列計算機。 ６、第２項ないし第４項のいずれか一つの並列計算機に
おいて、第１の手段として、各ＰＥ単位に人手で指定す
ることを特徴とする並列計算機。 ７、少なくとも１台のホストプロセッサと、各々にロー
カル記憶を持ち、該ローカル記憶上のプログラムを解読
実行する複数台の要素プロセッサからなる並列計算機に
おいて、各要素プロセッサ上で実行するプログラムを生
成するコンパイル方法において、ユーザが指定した要素
プロセッサのプログラム中に他の命令に影響を与えない
ＮＯＰ（ＮｏＯｐｅｒａｔｉｏｎ）命令を挿入する並列
プログラムのコンパイル方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285650A JPH02132545A (ja) | 1988-11-14 | 1988-11-14 | 並列計算機およびそのためのコンパイル方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285650A JPH02132545A (ja) | 1988-11-14 | 1988-11-14 | 並列計算機およびそのためのコンパイル方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02132545A true JPH02132545A (ja) | 1990-05-22 |
Family
ID=17694282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285650A Pending JPH02132545A (ja) | 1988-11-14 | 1988-11-14 | 並列計算機およびそのためのコンパイル方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02132545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH096645A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | マルチプロセッサシステム |
-
1988
- 1988-11-14 JP JP63285650A patent/JPH02132545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH096645A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | マルチプロセッサシステム |
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