JPH02132575A - 並列計算機，ベクトルレジスタ間データフロー同期装置およびネットワークプリセット装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、並列計算機に係り、特に繰返しループの負荷
分散処理が主体の数値計算用並列計算機に関する． 〔従来の技術〕 従来の数値計算用並列計算機には、下記文献１記載の局
所メモリ型の並列計算機、下記文献２記載の共有メモリ
型の並列計算機２下記文献３記載のベクトル計算機のマ
ルチプロセッサがある．文献１　チャールズ・エル・サ
イツ：ザ　コズミツク　キューブ，コミュニケーション
ズ　オブザ　エーシーエム，２８巻１号，２２〜３３頁
，１９８５年 （Ｃｈａｒｌｅｓ　Ｌ．　Ｓｅｉｔｚ　：　Ｔｈｅ　Ｃ
ｏｓｉ＋ｉｃ　Ｃｕｂｅ，Ｃｏｍ＋ａｕｎｉｃａｔｉｏ
ｎｓ　ｏｆ　ｔｈｅ　ＡＣＭ，　ｖｏ　Ｑ　．２８，　
Ｎｎｌ，　ｐｐ．２２−３３．　１９８５） 文献２　アラン　ゴットリーブ他：ザ　ＮＹＵウルトラ
コンピューターデザイニング　アンＭＩＭＤ　　シエア
ド　メモリ　パラレル　コンピュータ，ＩＥＥＥ　　ト
ランザクションズ　オンコンピューターズ　Ｃ−３２巻
，２号，１７５〜１８９頁，１９８３年 （Ａｌｌａｎ　Ｇｏｔｔｌｉｇｂ　ｅｔ．ａｌ．：Ｔｈ
ｅ　ＮＹＵ　Ｕｌｔｒａｃｏｍｐｕｔｅｒ−Ｄｅｓｉｇ
ｎｉｎｇ　ａｎ　ＭＩＮＤ　Ｓｈａｒｅｄ　Ｍｅｍｏｒ
ｙ　ＰａｒａｌｌｅｌＣｏｍｐｕｔｅｒ，　ＩＥＥＥ　
Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐｕｔｓｒｓ
，ｖｏＱ　．Ｃ−３２，　Ｎ（Ｌ２，　ｐｐ．ｌ７５−
１８９．　１９８３）文献３　寺内和也：主記憶２Ｇバ
イトで液浸冷却方式のＣＲＡＹ−２スーパーコンピュー
タ，日経エレクトロニクス，１９８５．１２．１６号，
１９５〜２０９頁，１９８５年 このうち、文献１記載の局所メモリ型の並列計算機では
、解くべき問題を使用する並列計算機の構成に合わせて
分割し，各要素プロセッサ毎のプログラムを作成する．
要素プロセッサ間でデータを交換する場合には，データ
の送受信命令，例えばＳＥＮＤ命令，　ＲＥＣＩＶＥ命
令を発行する。また、逐次処理が必要な場合は、どれか
１台の要素プロセッサが他の要素プロセッサと同期を取
った後これを実行する。

共有メモリ型の並列計算機では、データは分割せずに共
有メモリに置き、プログラムを分割または複写して各要
素プロセッサで実行させる。このため、要素プロセッサ
間で送受信命令を用いてデータを交換する必要はなく、
代りに共有メモリを読み書きする．そのため、読み書き
の順序を制御するために，データを定義する側の要素プ
ロセッサと参照する側の要素プロセッサとの間で同期を
取る必要がある。代表的な同期手段としては、メモリの
ロック，アンロツク手続きがある。

ベクトル計算機のマルチプロセッサも、同様に共有メモ
リ型であり、要素プロセッサ間共有データは共有メモリ
に置いて、ロック／アンロツタ制御によりこれを読み書
きする．従って、ベクトル処理（ベクトルレジスタを使
用する）の並列処理は、ループ内の変数間に依存関係が
ない場合に限られる． 下記文献４には、分散メモリ上に共有メモリを構築する
例が記載されている。この例では、各要素プロセッサが
自分のメモリ中に存在するデータをアクセスする場合は
高速であるが、他の要素プロセッサ中のメモリをアクセ
スする場合は、ネットワークを経由するため遅い． 文献４　ジー・エフ・フイスター他：ザ　アイビーエム
　リサーチ　パラレル　プロセッサ　プロトタイプ（Ｒ
Ｐ３）：イントロダクション　アンド　アーキテクチャ
，プロシーデイングズ　オブザ　１９８５　インターナ
ショナル　コンファレンス　イン　パラレル　プロセシ
ング，７６４〜７７１頁，１９８５年 （Ｇ．Ｆ．Ｐｆｉｓｔｓｒ　ｓｔ．ａｌ．　：　Ｔｈｅ
　ＩＢＭ　Ｒｅｓｅａｒｃｈ　ＰａｒａｌｌｅＩ　Ｐｒ
ｏｃｅｓｓｏｒ　Ｐｒｏｔｏｔｙｐｅ（ＲＰ３）　：　
Ｉｎｔｒｏｄｕｃｔｉｏｎ　ａｎｄＡｒｃｈｉｔｅｃｔ
ｕｒｅ，Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈａ　１９
８５Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃ
ｅ　ｉｎ　ＰａｒａｌｌｅｌＰｒｏｃｅｓｓｉｎｇｙ　
ｐｐ．７６４−７７１．　１９８５）〔発明が解決しよ
うとする課題〕 まず、局所メモリ型の並列計算機は、利用者が？列計算
機の横成を意識して問題を分割しなくてはならないとい
う大きな問題がある． 残る３種類の並列計算機■共有メモリ型の並列計算機，
ベクトル計算機のマルチプロセッサ，分散型共有メモリ
を持つ並列計算機■には、次のような問題点がある。

（１）共有メモリ型の並列計算機では、１台当りの性能
がベクトル計算機のように高くないので、システム全体
の性能を高くしようとすると多数台を結合しなくてはな
らない。これは、要素プロセッサと共有メモリを結合す
る装置のハードウエア量が増加し、メモリアクセスに時
間がかかる他，メモリアクセス競合を引き起こす等の問
題を生み出す。特に，データを複数台の要素プロセッサ
で共有する場合には，メモリロック等の同期オーバヘッ
ドが大きくなり、多数台の要素プロセッサを結合しても
性能が出ないという問題がある． （２）ベクトル計算機のマルチプロセッサでは，１台当
りの性能が高いので、多数台の要素プロセツサを結合す
る必要性は低い。しかし，やはりメモリロック等の同期
オーバヘッドは大きく、またデータ依存関係のあるルー
プのベクトル処理を並列に実行できないという問題があ
る。

（３）分散型共有メモリを持つ並列計算機は、データが
自メモリ中にある場合には高速にアクセスでき、メモリ
競合も発生しないので，多数台の要素プロセッサを結合
するのに向いた方式である。しかし、要素プロセッサ間
でデータを交換する場合には通信に時間がかかる。また
、一旦データを分散メモリ上に割り付けてしまうと、ベ
クトル計算機がベクトル処理を行うために内側ループと
外側ループとを交換してループの独立性を得るというよ
うなプログラムの変換ができず、必然的に依存型のルー
プをより多く対象としなければならなくなる。これは，
要素プロセッサ間の同期のオーバヘッドが増大すること
につながる． 本発明の目的は，利用者が並列計算機の構成を意識して
問題を分割する必要がなく、さらに高性能を出すことの
できる並列計算機であるベクトル計算機のマルチプロセ
ッサ，分散型共有メモリを持つ並列計算機に共通の問題
点である。

メモリロツク等の同期オーバヘッドが大きいことを解決
する同期手段およびそれを用いた並列計算機およびベク
トル計算機を提供することにある。

本発明のさらに他の目的は、ベクトル計算機のマルチプ
ロセッサに固有の問題である。

データ依存関係のあるループのベクトル処理を並列に実
行できないことを解決したベクトル計算機を提供するこ
とにある。

さらに、本発明の他の目的は分散型共有メモリを持つ並
列計算機に顕著である。

通信に時間がかかるという問題を解決した並列計算機を
提供することにある。

〔課題を解決するための手段〕

上記問題点を解決するために、本発明の並列計算機では
，ホスト計算機から全要素プロセッサの記憶装置中の同
一アドレスに対して一度に情報を書き込む放送手段と，
全要素プロセッサの処理終了を検出する全同期手段と、
任意の要素プロセッサ間で情報の授受を行うための相互
結合ネットワークと、情報の授受を行うときにその記憶
装置への書き込み，読みだしに関する同期をとるために
各要素プロセッサに設けた同期用変数または同期用レジ
スタとその排他的加減算回路とから構成されるデータフ
ロー同期手段とを備える。

また、本発明の好ましい態様では、ベクトル計算機のマ
ルチプロセッサのように要素プロセッサがベクトル演算
装置を有し，１台の要素プロセッサのベクトルレジスタ
から他の１台または複数台の要素プロセッサのベクトル
レジスタに直接データを送るための経路を設定する手段
、およびその値が０のときデータのベクトルレジスタへ
の書き込みができ、その値が１のときデータのベクトル
レジスタからの読みたしができる、各語単位に設けたタ
グフィールドを持つベクトルレジスタと，タグフィール
ドの値を操作する手段とから成るベクトルレジスタ間デ
ータフロー同期装置を備える．さらに，通信のオーバヘ
ッド削減のために、相互結合ネットワークの接続パタン
をネットワーク利用時以前に設定するネットワーク接続
パタン設定回路と、送信元要素プロセッサ番号をそこか
ら送られてくるデータを格納するベクトルレジスタアド
レスまたは記憶装置中の格納領域アドレスに変換する格
納アドレス生成回路とから成るネットワークプリセット
装置を備える． 〔作用〕 並列実行させる一つの繰返しループの終了の検出を、全
要素プロセッサの処理終了を検出する全同期手段を用い
て高速に行い、該ループに引き続き並列実行させる他の
ループをホスト計算機から全要素プロセッサの記憶装置
中の同一アドレスに対して一度に情報を書き込む放送手
段により高速に開始し，このようにして両ループの間に
存在するデータ依存関係を満たすための同期を高速に取
ることが可能となる．また、情報の生産者側要素プロセ
ッサが情報を消費者側要素プロセッサに転送した後、消
費者側要素プロセッサの同期用変数または同期用レジス
タの内容を１だけ排他的加減算回路を用いて増加し，消
費者側要素プロセッサは自プロセッサ内の同期用変数ま
たは同期用レジスタの内容が正なら排他的加減算回討を
用いて１だけ減少させた後転送されてきた情報を参照す
る（または消費者側要素プロセッサが生産者側要素プロ
セッサの情報を参照した後、生産者側要素プロセッサの
同期用変数または同期用レジスタの内容を１だけ排他的
加減算回路を用いて増加し，生産者側要素プロセッサは
自プロセッサ内の同期用変数または同期用レジスタの内
容が正なら排他的加減算回路を用いて１だけ減少させた
後該情報を再定義する）ことにより、メモリをロック，
アンロックする手続きをせずに共有データをアクセスす
ることができ、一つの繰返しループ内に要素プロセッサ
間にまたがるデータ依存関係が存在しても，過大なオー
バヘッドを伴わずに並列処理することができる． とくに、要素プロセッサがベクトル演算装置を持つ場合
，要素プロセッサ間にまたがったデータ依存関係のある
ループのベクトル処理においては、異なる要素プロセッ
サに属すベクトルレジスタ間の経路設定手段を用いて、
該依存関係を表わすデータフローに従って１台の要素プ
ロセッサのベクトルレジスタから他の１台または複数台
の要素プロセッサのベクトルレジスタに直接データを送
るための経路を設定し，ベクトルレジスタの各語単位に
設けたタグフィールドの内容がデータの到着を示してい
ればその内容をベクトル演算器に入力し、また，タグフ
ィールドの内容がデータの未倒着を示していればそこに
データを書き込む．このようにして、本発明のベクトル
レジスタ間データフロー同期装置を用いることにより、
要素プロセッサ間にまたがったデータ依存関係のあるル
ープのベクトル処理を並列に実行することが可能となる
。

さらに、ネットワーク接続パタン設定回路により事前に
通信路を定めれば，通信の宛先をデコードしてスイッチ
を切替る動作が不要になり，また、宛先自体も送る必要
がない。さらに、格納アドレス生成回路により送られて
きたデータの格納先を受信側ハードウエアで生成できる
ので、アドレスを送る必要がなく通信量が低減できる。

〔実施例〕

以下、本発明の実施例を図面により詳細に説明する． 去ｍエ 第２図は，本発明の並列計算機の全体構成図である．１
台のホスト計算機／と呼ぶ通常の逐次処理型計算機の下
に複数台の要素プロセッサーが接続されており、それら
が相互結合ネットワーク３で結合されている．ホスト計
算機／と要素プロセッサコの間には、制御信号・データ
を交換するための結合パスと、要素プロセッサーの処理
終了信号を要素プロセッサーからホスト計算機／に伝送
する全同期信号線が張られている．ホスト計算機ｌは、
結合バスダを用いて要素プロセッサλに情報を放送する
。全同期信号線６は途中でＡＮＤ回路乙によりＡＮＤが
とられ、要素プロセッサ全体が動作終了した場合にのみ
全同期信号がホスト計算機ｌに伝えられる。相互結合ネ
ットワーク３は，任意の要素プロセッサ間を結合するこ
とができるものとする。

第１図は，第１実施例の並列計算機の１台の要素プロセ
ッサと相互結合ネットワークの構成図である．要素プロ
セッサーは通常の逐次処理型計算機であり、処理ユニッ
ト．２／，メモリ制御ユニットコ一，局所メモリ．２Ｊ
，ＳＥＮＤユニット一ダ，ＲＥＣＥＩＶＥユニット−６
，全同期用レジスター６とから成っている。処理ユニッ
ト−２７はいわゆるＣＰＵであり、メモリ制御ユニット
一一は処理ユニット，２／，ＳＥＮＤ！ニット一ＩＩ　
，　ＲＥＣＥＩＶＥ　ユニット−６およびホスト計算機
／から局所メモリ，２３へのアクセス要求を調停する装
置である。メモリ制御ユニット．２．２は動的アドレス
変換装置を含んでもよい。処理ユニット．．２／，メモ
リ制御ユニット一一，局所メモリ−３は通常の計算機に
おけるものと同一であり、本発明に直接関係しないので
これ以上の説明は省略する． ＳＥＮＤユニット一ダは、処理ユニットコ／またはメモ
リ制御ユニット一一の指示により他の要素プロセッサー
の局所メモリ．２３にデータを送信する装置であり、Ｒ
ＥＣＥＩＶＥユニット．２ｊはこれを受信してメモリ制
御ユニット．２．２経由で局所メモリ．２３に書き込む
装置である。これらの装置は、さらにいくつかの複雑な
処理、例えばデータ要求情報の送信と返信、等を行うも
のとしてもよいが、それらの内容は本発明に直接関係し
ないのでこれ以上の説明は省略する。

相互結合ネットワークＪは，任意要素プロセッサ間を結
合することのできるものであれば何でもよい。第１図で
は完全結合のフルクロスバスイッチを図示している．ス
イッチの詳細な回路楕成は第３図〜第５図に示されてい
る。ＳＥＮＤユニット．２ダから送出される情報は，（
宛先要素プロセッサアドレス，書き込み領域のアドレス
，書き込みデータの値）とから構成されている。情報が
データ線／Ｏを経由してクロスバスイッチのデイストリ
ビュータ３／に到着すると、宛先要素プロセッサアドレ
スがデコーダＪ／．２　　（第３図）によりデコードさ
れて対応するセレクタ３．２　（第１図）が選択され、
そこに至るデータパスｊｔＩ−／〜ｊｔＩ−ｊのいずれ
かがデイストリビュータ３１／により選択される（第３
図）。このとき，情報がデータパス上に乗っていること
を示す制御信号が対応する信号線３３−ｌ〜３３−３の
いずれかに出力される。各セレクタ３．２では，同時に
到着する送信要求の中から一つを選択して要素プロセッ
サλのＲＥＣＥＩＶＥユニット−６に送る。この動作を
第４図，第５図を用いて説明する．データパス３ダー／
〜Ｊｌｌｔ−３にデータが、信号線３３−７〜Ｊ３−３
に制御信号が乗ってセレクタ３．．２に届くと，信号線
３３−／−ＪＪ−ｊはアドレスレジスタ３−ダを経由し
てＲＯＭＪ．２−に入力される．ＲＯＭｊ．２．２は（
この例では）５ビットのアドレスによりアクセスされる
メモリであり，最初の２ビットはＲＯＭｊ．．２．２の
前回の出力（３ビット）がエンコーダ３．２３によりエ
ンコードされて、残りの３ビットは信号線３３−ｌ〜３
３−３が使われる．第５図にはＲＯＭｊ．２，．２の内
容の１例が示されている．左側の表側は３ビットアドレ
スを，上側は２ビットアドレスを示している。２ビット
アドレスは、ＲＯＭｊ，２．２の前回の出力が１００の
場合はｏ　ｏ　ニ、０１０の場合は０　１　ニ、００１
の場合は１０にエンコードされる．すなわち、例えば先
頭の２ビットアドレスがｏｏである場合とは、前回の出
力が１００、つまり前回にはデータバスｊｌＩｔ−／が
選択された場合であることを意味する。従って．ＲＯＭ
Ｊ，．２．２のアドレスの先頭２ビットがＯＯであるア
ドレスには、データパスＪダー／にだけ出力要求がきて
いる場合（残り３ビットが１００）を除いて、他のデー
タバスが選択されるような出力パタンか格納されている
．このようにして、各出力要求は平等に受け付けられる
．　ＲＥＣＥＩＶＨユニット一Ｊでは、（書き込み領域
のアドレス，書き込みデータの値）を受け取って，メモ
リ制御ユニット．２一経由で局所メモリ，．２３に書き
込む． 本発明では、実行すべきプログラムを Ａ．繰返しループ（入出力を除く配列定義部）Ｂ．　　
　　　　以外の逐次処理部 Ｃ．入出力部 に分割し、Ａは要素プロセッサーのアレイに、Ｂ，Ｃは
ホスト計算機／に割り付けて実行する。ホスｌ・計算機
／のプログラムでは，Ａの実行命令，例えば Ｄｏ　　　１０　　　Ｉ＝１，１００ Ｄｏ　　　１０　　　Ｊ＝１，１００ Ａ　　（Ｉ，Ｊ）＝・・・・・・ １　　０　　　Ｃｏｎｆｉｎｕｅ 等の代りに要素プロセッサλのアレイに対するＡの実行
指令命令 ＳＴＡＲＴ　　ＴＡＳＫＩＯ 等が書かれている。この命令はＡの対応するプログラム
部分ＴＡＳＫ１０のエントリアドレスｔを全要素プロセ
ッサの記憶装置中の同一アドレス＃Ｐに放送して書き込
むものである。

要素プロセッサーは実行すべき繰返しループ処理（ＴＡ
ＳＫＩＯ等）が終了すると、このアドレス＃Ｐに次の処
理のエントリアドレスｔ′が書かれるのを待っているの
で、ｔ′の放送が完了するとすぐにその実行に入る。そ
して、プログラム実行が終了すると全同期用レジスター
乙に１を書いて，再び次の処理のエントリアドレスｔが
書かれるのを待つ． 全同期用レジスター乙の内容は、ＡＮＤ回路乙でＡＮＤ
されてホスト計算機／に全同期信号として入力される。

従って、全ての要素プロセッサーが処理を終了した段階
で即座にその状態がホスト計算機ｌに伝わる。

以上に述べたように、一つの繰返しループと該ループと
依存関係のある次の繰返しループの間で必要な同期は，
放送手段およびハードウェアにより全同期手段を用いて
高速に実現される。なお，互いに依存関係にない相互に
独立した複数のループは一まとめにして実行する。

次に、一つの繰返しループの内部に存在するデータ依存
関係の処理について述べる．　ＦＯＲＴＲＡＮプログラ
ムの例をとると、 Ｄｏ　　１０　　Ｉ＝１，１００ Ｄｏ　　１０　　Ｊ＝１，１００ Ａ（Ｉ，Ｊ）＝Ａ（Ｉ−１，Ｊ）＋Ｂ（Ｊ）１　０　　
　ＣＯＮＴＩＮＵＨ という繰返しループ（ＦＯＲＴＲＡＮプログラム例■）
を工について並列処理する場合、各要素プロセッサ２は Ｄｏ　　　１０　　　Ｊ＝１，　　１００Ａ（Ｉ，Ｊ）
＝Ａ（Ｉ−１，Ｊ）＋Ｂ（Ｊ）１　０　　　ＣＯＮＴＩ
ＮＵＥ という内側ループを特定の１について担当する。

このとき配列Ａ　（Ｉ−１，Ｊ），Ｊ＝１，１００の各
要素については、一つ若い工を担当する要素プロセッサ
から定義後の値をもらって計算する必要がある。すなわ
ち、■については逐次処理が要求される．しかし，Ｊに
関しては各要素プロセッサで独立であるため、一つ若い
工を担当する要素プロセッサがＪの順に次々と定義値を
送ってくれば，これをパイプライン的に処理することに
より並列処理が可能となる．このように、データ依存関
係のある繰返しループでも、並列処理が可能である。本
発明では，このような依存型ループの並列処理のために
、局所メモリ．２３中に確保した同期用変数．２３／ま
たは専用に設けた同期用レジスター３−と，該同期用変
数−３７または同期用レジスターＪ一の値を排他的に１
だけ増減する排他的加減算回路．２／／を以下のように
用いる。

いま，簡単のために、インデクスエを担当する要素プロ
セッサを要素プロセッサＩと記す。要素プロセッサＩ−
１は、Ａ（Ｉ−１，Ｊ）を定義した後、要素プロセッサ
Ｉにこの値を送信し、引き続き要素プロセッサエに制御
情報（宛先要素プロセッサアドレス，制御情報であるこ
とを示すコード，同期用変数または同期用レジスタアド
レス）を送信する。制御情報が到達すると、メモリ制御
ユニット一一がこれを判定して処理ユニット．２／に割
込みをかける．処理ユニット．２／の割込み処理プログ
ラムは排他的加減算回路一／ｌを用いて同期用変数−３
７または同期用レジスタ．２Ｊ７！の内容に１を加算す
る。一方、要素プロセッサＩはＡ（Ｉ−１，Ｊ）を参照
する前にこの同期用変数．２　Ｊ　／．または同期用レ
ジスタ．２Ｊ−の内容が正か否かチェックし、否の場合
はチェック動作を繰り返す（ｂｕｓｙ　ｗａｉｔ）。内
容が正である場合にはＡ　（Ｉ−１，Ｊ）の参照を行う
。以上は定義した変数を参照する依存関係の例であるが
、参照した変数を再定義する依存関係の場合も同様であ
る。

すなわち、 ＤＯ　　１０　　Ｉ＝１，１００ Ｄｏ　　１０　　Ｊ＝１，１００ Ａ（Ｉ，Ｊ）＝Ａ（Ｉ＋１，Ｊ）＋Ｂ（．Ｔ）１　０　
　ＣＯＮＴＩＮｔｌＨ （ＦＯＲＴＲＡＮプログラム例■）を工について並列処
理する場合、要素プロセッサエは，Ａ（Ｉ＋１．，Ｊ）
を参照した後，要素プロセッサＩ＋１にこの値を送信し
、引き続き要素プロセッサＩ＋１に制御情報（宛先要素
プロセッサアドレス，制御情報であることを示すコード
，同期用変数または同期用レジスタアドレス）を送信す
る。制御情報が同期用変数または同期用レジスタに到着
すると、メモリ制御ユニット．２．２がこれを判定して
処理ユニット一／に割込みをかける。処理ユニット．２
／の割込み処理プログラムは排他的加減算回路．２／／
を用いてその内容に１を加算する。一方，要素プロセッ
サＩ＋１はＡ　（Ｉ＋１，Ｊ）を定義する前にこの同期
用変数，２３／または同期用レジスター３．２の内容が
正か否かチェックし、否の場合はチェック動作を繰り返
す（ｂｕｓｙ　ｗａｉｔ）。内容が正である場合には、
Ａ　（Ｉ＋１．１）の定義を行う。

同期用変数．２３／または同期用レジスター３．２が計
数型であるため、上記例のいずれにおいても、インデク
スＩの若い方を担当する要素プロセッサはいくらでも処
理を先行させることができる。

実施例２ 並列計算機の全体構成，要素プロセッサの主要構成部分
，プログラムの分割と割り当ておよび実行のさせ方は実
施例１と同じである。以下では、異なる部分について第
６図を用いて重点的に説明する。

本実施例は、実施例１にネットワークプリセット装置、
すなわち相互結合ネットワーク３のデイストリビュータ
Ｊ／からデコーダ３／−ｌを除き、代わりにデイストリ
ビュータＪ／／−０〜Ｊの接続パタン設定回路３３と格
納アドレス生成回路ｌ？を付加したものである。実施例
１で引用したＦＯＲＴＲＡＮプログラム例のでは、第Ｉ
−１要素プロセッサから第工要素プロセッサへデータお
よび制御情報を送信する必要があることがソースプログ
ラムを解析すれば分かる。本実施例では、コンパイラが
解析したこのような要素プロセッサ間結合パタンを、繰
返しループ処理を開始する前に相互結合ネットワーク３
の接続パタン設定回路３３に送ってデイストリビュータ
Ｊ／／−０〜３の接続を定める。また、受信側要素プロ
セッサの局所メモリａ２３中の受信領域先頭アドレス（
Ａ（Ｔ−．１．１）のアドレス）とその語長をそれぞれ
格納アドレス生成回路ｌ？中の格納領．域アドレスレジ
スタ／ヲ／−／〜／？／−ｊのいずれかと語長レジスタ
／？５に格納する。各要素プロセッサエにおいてＡ　（
Ｉ−１，Ｊ），Ｊ＝１，１００を同じアドレスに割り付
ければ、受信領域先頭アドレスと語長の格納はホスト計
算機ｌから放送することができる．もし，右辺にＡ（Ｉ
−２，Ｊ）等が現れるとき，すなわち複数の要素プロセ
ッサから同時に受信する可能性があるときも，それぞれ
の受信領域先頭アドレスと語長を送信元要素プロセッサ
に対応した格納領域アドレスレジスタｌヲ／−／〜／？
／−Ｊと語長レジスタ／９．５に格納する。ただし、本
装置は一本の式を定義する繰返しループに適用すること
を主眼に設計されており、一つの繰返しループ中で複数
の式を定義するプログラムの場合には、これを一本の式
を定義する繰返しループの系列に分解する。

格納アドレス生成回路／フ中の格納領域アドレスレジス
タ／９／一／〜／？／−ｊは、セレクタｊ．．２−０〜
３への入力データバス（以後入力チャネルという）に対
応している。これは、各要素プロセッサ毎に定まるセレ
クタ３コーθ〜３への入力チャネルが分かれば送信側要
素プロセッサが分かるから、これに対応した受信領域の
アドレスを格納しておくためである。この図の例では、
送信側要素プロセッサ番号 ＝受信側要素プロセッサ番号十該セレクタへの入力チャ
ネル番号＋１　（ｍａｄ要素プロセッサ台数） という関係がある。従って、本発明では，入力チャネル
番号により格納領域アドレスレジスタ／？／−ｌ〜／’
ｌ／−ｊを選択できるよう、第６図に示すように、相互
結合ネットワーク３のセレクタｊ，２一〇〜３から出力
される入力チャネル番号（０，１．２）と，第７図に示
すよう送信情報中の制御情報か否かを表わす１ビットコ
ードとをデコーダｌ？一に入力してデコードし，その結
果によりセレクタ／９３のスイッチングを行う。制御情
報の場合（コード＝　’ｉ’　）は、同期用変数．２３
ｌまたは同期用レジスタｊＪ．２のアドレスを格納して
あるレジスタ／　？　／−１を選択する。データの場合
は、上記関係により定まる送信側要素プロセッサから送
られてくるデータの格納領域のアドレスを設定してある
レジスタ／？／−／から／９／−Ｊを選択する。

てあり、格納領域アドレスレジスタ／９／−／〜／？／
−ダの一つが選択されるとその内容に語長レジスタの内
容が加算器／？Ｑにより加算され、選択されている格納
領域アドレスレジスタに書き込み制御回路／？０を経由
して戻される．この処理により１語分アドレスが進む．
ただし，同期用変数−３ｌまたは同期用レジスタ．２Ｊ
一の場合は語長はＯである． 以上の装置を用いて、第１−１要素プロセッサがＡ　（
Ｉ−１．１）を定義した後、これを第Ｉ要素プロセッサ
に送信し，データフロー同期によりパイプライン処理す
る場合を第６図を用いて説明する． （１）全要素プロセッサがＡ　（Ｉ−１，Ｊ），Ｊ＝１
，１００を同一のａｏ番地から割り付ける。

もし複数の■（以下工′等と記す）を担当するときは．
ａｏ番地から始まる領域に、Ａ（Ｉ−１，Ｊ），Ｊ＝１
，１００に引き続いてＡ（Ｉ’−１，Ｊ），Ｊ＝１，１
００等を割り付ける．（２）格納領域アドレスレジスタ
／デ／−３に、ホスト計算機が書き込み制御回路を経由
してａｏを格納する。格納領域アドレスレジスタ／？／
−／〜３はそれぞれ相互結合ネットワーク３の各セレク
タ３λ−θ〜３への入力チャネル０〜２（セレクタ３ノ
−θ〜３の箱の中に表示）に対応しており、入力チャネ
ル２はどのセレクタにおいても一つ若い番号（ただしプ
ロセッサ台数を法として）の要素プロセッサと接続して
いる。

（３）ホスト計算機／が語長レジスタ／？６にＡの語長
を格納する。

（４）デイストリビュータ・パタン設定回路３３を各デ
イストリビュータの出力チャネル０に設定する（出力チ
ャネル番号はデイストリビュータＪ／／−０〜３の左に
表示），，この例では、デイストリビュータ３ｉｉ−ｏ
〜３の出力チャネルＯは各々セレクタ１２−０〜Ｊの入
カチャネル２と接続している．すなわち、 送信先（受信側）要素プロセッサ番号 ＝送信元（送信側）要素プロセッサ番号十デイストリビ
ュータ出力チャネル番号＋１　（ｍａｄ，要素プロセッ
サ台数） という関係があるからである． （５）同期用変数．２Ｊ／または同期用レジスター３ノ
の値をＯに初期設定する。ここから繰返しループ処理に
入る． （６）第０要素プロセッサがＡ（１．１）をＳＥＮＤユ
ニット．２ｌｌにより送信する。

（７）デイストリビュータＪ／／−０の出力チャネル０
からセレクタ３−一／の入力チャネル２を経由して第１
要素プロセッサのＲＥＣＥＩＶＥユニット．２ｊにデー
タが渡される．一方、セレクタ３．２−／の入カチャネ
ル番号２がデータ中の制御情報コード０とともに第１要
素プロセッサのデコーダｌヲ一へ入力され、その結果セ
レクタ／？３により格納領域アドレスレジスタ／？／−
３が選択されて、その内容（ａｏ）がＲｌｌ！ＣＥＩＶ
Ｅユニットコ５から渡される受信データの格納先アドレ
スとしてメモリ制御ユニット，．２コへ送られる． （８）メモリ制御ユニット．２−は，値Ａ　（１，１）
をａｏ番地に書き込む． （９）加算器／？タによりセレクタ／？３出力のａｏに
語長（バイト単位。例えば、倍精度演算では８）が加算
され、ａｏ＋８が書き込み制御回路／？Ｏを経由して格
納領域アドレスレジスタ／９／−ｊに書き込まれる。

（ｌＯ）第０要素プロセッサが制御情報をＳＥＮＤユニ
ット一ダにより送信する。

（１１）デイストリビュータＪ／／−０の出力チャネル
Ｏからセレクタ３−一／の入カチャネル２を経由して第
１要素プロセッサのＲＥＣＥＩＶＥユニット．２Ｊに制
御情報が渡される。デコーダ／？一へは，セレクタＪ２
−／の入カチャネル番号２の他に制御情報コード′１″
が入力される。その結果、同期用変数アドレスまたは同
期用レジスタアドレスの入っている格納領域アドレスレ
ジスタ／？／−９が選択され、メモリ制御ユニット一一
に送られた後、処理装置一ｌの割込み処理プログラムに
より排他的に１が加算される．（１２）第Ｏ要素プロセ
ッサはさらに次の繰返しに入り、Ａ　（１．２）を第１
要素プロセッサに送る．（１３）第１要素プロセッサは
．Ａ　（１．２）をａＯ＋８番地に書き込む．格納領域
アドレスレジスタ／’ｌ／−ｊの内容はａｏ＋１６とな
る。

（１４）第Ｏ要素プロセッサは制御情報を送り、第１要
素プロセッサはこれに排他的加算を行う．第１要素プロ
セッサの同期用変数．２３ｌまたは同期用レジスター３
，．２の値は２となる．（第Ｏ要素プロセッサの送信は
このようにいくら先行しても構わない．） （１５）第１要素プロセッサが同期用変数−３７または
同期用レジスタ，．２Ｊ一の内容が正か否かチェックし
，正なら排他的に１を減算する。（もし、ゼロまたは負
ならｂｕｓｙ　ｗａｉｔする）。

（１６）第１要素プロセッサはａｏ番地からＡ（１，１
）読みだし、それを用いてＡ　（２．１）を定義する．
結果は第２要素プロセッサに送る．以上のようにして、
アドレス情報の送信やデコ一ド／切替を行わずに効率良
く通信して、要素プロセッサ間でパイプライン演算を行
うことができる． ヌ】１１ｌ 並列計算機の全体構成，要素プロセッサの一部構成部分
，プログラムの分割と割り当ておよび実行のさせ方は実
施例２と同じである。以下では、異なる部分について第
８，９図を用いて重点的に説明する． 本実施例は，実施例２を要素プロセッサがベクトルプロ
セッサである場合に拡張したものである．要素プロセッ
サは局所メモリ，２３の他、スカラプロセッサｌ，５、
全同期用レジスタ．２Ａ、ロード／ストアパイプ７−／
，７−２，ベクトノレレジスタ／ｌ−／〜ｌ一−ダ、ベ
クトル演算器／ダー／〜／Ｑ−Ｊ、インタチェンジＡ／
Ａ、インタチェンジＢ／７、ＳＥＮＤパイプ８　，　Ｒ
ＥＣＥＩＶＥパイプフ、および格納アドレス生成回路／
？とから構成される。同期用変数，同期用レジスタは用
いない．以下に，各構成要素の機能について簡単に述べ
る。

・局所メモリ−３とスカラプロセッサ／，５：通常の逐
次処理型計算機であり，要素プロセッサーに割り当てら
れたベクトル処理以外の処理を担当する． ・全同期用レジスター乙：要素プロセッサコ全体で同期
をとるためのレジスタ。実施例１，２に同じ． ・ロード／ストアパイプ７−／ｔ　　７−．２：ベクト
ルレジスタ／一一／〜／．２−Ｑと局所メモリー３間で
データの転送を高速に行う装置。通常のベクトル計算機
で使われているものと同じ．・ベクトルレジスタ／，２
−／−／ｊ−Ｉｌ：ベクトル演算に使用するデータを格
納するテンポラリ・レジスタ．通常のベクトル計算機で
使われているものと異なり，語単位に１ビットのタグ・
フィールドｌ３−／〜／３−ダが用意されていて、ベク
トルレジスタ／．２−／〜／コーダにデータをロードす
ると１にセットされる。また、ベクトル演算器ｌダーｌ
〜／ｌＩ−ｊはタグ・フィールド／３一７〜／　Ｊ−１
の値が１である場合に限ってその語を入力し、そのタグ
・フィールド／３−／〜／３−ダの値を０にリセットす
る。繰返し参照する定数データがベクトルレジスタ／一
一／〜／２−２に入っている場合は、命令によりタグ・
フィールド／３−ｌ〜／　ｊ−ｌｌの値を０にリセット
しない。

・ベクトル演算器／ｌ１ｔ−／〜／％−ｊ：通常のベク
トル計算機で使われているものと同じ。

・インタチェンジＡ／乙：ベクトルレジスタ７．２−／
〜／ｄ−９とロード／ストアパイプ７−／，７−．２、
ＳＥＮＤパイプ８、ＲＥＣＥＩＶＥパイプフを相互結合
するデータパス。

・インタチェンジＢ１７：ベクトル演算器ｌｌ１ｔ一／
〜／ダー３とベクトルレジスタ／Ｕ−／〜／コーダを相
互結合するデータパス。

・ＳＥＮＤパイプ８：ベクトルレジスタ／一一／〜／，
？−１から他の要素プロセッサのベクトルレジスタ／一
一／〜／．２−１へデータを高速に転送する装置。

クトルレジスタ／．２−／〜／一−９から高速に転送さ
れてきたデータをインタチェンジＡ／Ａを経由して自ベ
クトノレレジスタ／Ｊ−／〜／一−９に格納する装置． ・格納アドレス生成回路：　ＲＥＣＥＩＶＥバイプ７か
ら出力されるデータを格納するベクトルレジスタ／．２
−／〜／．．２−１のアドレスを、受信チャネルから生
成する装置．このアドレスによりインタチェンジＣ／８
の接続パスが設定される．機能的には実施例２に類似し
ているが、格納領域アドレスレジスタ／？／−／〜３に
はベクトルレジスタアドレスが格納され、語長レジスタ
や加算回路がない点が異なる． 相互結合ネットワーク３は実施例２と同じであり、デイ
ストリビュータ・パタン設定回路３３によりデイストリ
ビュータＪ／／−０〜Ｊ／／−ｊの接続パタンを設定し
てアドレスデコードやスイッチングを不要にしたもので
ある。

次に，本実施例の並列計算機の動作について述べる。プ
ログラムは，実施例１のＦＯＲＴＲＡＮプログラム例■
を用いて説明する。

（１）ベクトル処理に入る前に、ホスト計算機ｌが相互
結合ネットワーク３の結合パタンを設定する。すなわち
、ディストリビュータ・パタン設定回路３３により各デ
イストリビュータ３／／−０〜Ｊ／／−Ｊの出力チャネ
ルを０に設定する。この例では、デイストリビュータの
出力チャネル０はそれぞれセレクタ３−−０〜ｊ２　−
３の入力チャネル２と接続しているからである。

（２）ベクトルレジスタ／一一／への受信命令を発行す
る．すなわち、格納領域アドレスレジスタ／？／−．．
？に、ホスト計算機１が書き込み制御回路／９０を経由
して受信用ベクトルレジスタ／一一／のアドレスを格納
し，同時にインタチェンジＡ／４のデータパスの一つを
ベクトルレジスタ／２−／にアサインする。具体的には
（第９図）、ホスト計算機１中のベクトル命令制御回路
／．５０が信号線１０を用いてセレクタ／乙０−／を信
号線１／９に接続し、信号線１／０によりＲＥＣＥＩＶ
Ｅ指示発生制御回路？０に起動信号を送る。また、信号
線１ダによりベクトルレジスタアクセス制御回路ヲ一に
も起動信号を送る．　ＲＥＣＥＩＶＥ指示発生制御回路
？Ｏは起動され、信号線？Ｊ−，２から受信ベクトルレ
ジスタアドレスが入力されるまで待機する．格納領域ア
ドレスレジスタ／’７／−／〜３は相互結合ネットワー
ク３の各セレクタ３．２−０〜３−−３への入力チャネ
ル０〜２に対応しており、入カチャネル２はどの要素プ
ロセッサのセレクタにおいても一つ若い番号の要素プロ
セッサと接続している。従って，これで全要素プロセッ
サのベクトルレジスタ／２−／は一つ若い番号の要素プ
ロセッサから送信されてくるベクトルデータを受信でき
る体制が整ったことになる。そのタグ・フィールド／３
−／は０に初期設定される．（ただし、第Ｏ要素プロセ
ッサだけは受信命令の代りにベクトルレジスタ／一一／
への初期データのロード命令を発行する。

この場合は、タグ・フィールド／３−ｌは１となる。） （３）ベクトノレレジスタ７．２−一にＢ　（Ｊ），Ｊ
＝１，１００のロードを開始する。これはロードパイプ
７−／を用いて行い、タグフィールド／３一一には１が
セットされていく。具体的には、信号線１０によりセレ
クタ／乙Ｏ−一を信号１／乙と接続し、信号線１ｊによ
りリクエスト発生制御回路７０−／に起動信号，要素数
，データ幅を，信号線１乙によりアドレス発生制御回路
７／−／にＢ　（Ｊ）の先頭アドレスと増分を送る。ま
た、信号線１／によりベクトルレジスタアクセス制御回
路７８−ｌに起動信号とベクトルレジスタ／．２−２の
アドレスを送る。これにより、ベクトルレジスタアクア
クセス制御回路７８−ｌはベクトルレジスタ／一−−へ
の書き込みを制御できる．アドレス発生制御回略７／−
／が生成するアドレスはアドレスレジスタ７−一ｌに格
納された後、優先制御回路７３を通ってアドレスレジス
タ７ｌＩに入り、局所メモリ．２３の読み出しに用いら
れる。優先制御回路２３は所定のサイクル数経過後に，
セレクタ７６，ベクトルレジスタアクセス制御回路２８
−／、にそれぞれ選択情報、書き込み指示信号を送り、
局所メモリ．２３から出力されたデータをセレクタｌ乙
Ｏ−一を経由してベクトルレジスタ／一−一に書き込ん
でいく。このとき，タグフィールド／Ｊ−，２にも１が
書き込まれる。

（４）同時にベクトル加算命令を発行し、ベクトルレジ
スタ／．２−／とベクトルレジスタ／２−２の内容を加
算して、ベクトルレジスタ／，２−ｊとベクトルレジス
タ／，２−１への出力を開始する．第０要素プロセッサ
以外は，ベクトルレジスタ／一−／のタグ・フィールド
／３−／は０だからすぐには計算に入れない。しかし、
第Ｏ要素プロセッサは計算を始めることができ、その結
果をインタチェンジＢ／７を経由してベクトルレジスタ
／ｔ２−Ｊ〜／．．２−１に出力していく。出力された
語に対応するタグ・フィールド／３−３〜／Ｊ−ダは１
となる。

（５）ベクトルレジスタ／，２−Ｊからの送信命令を発
行する。これにより、インタチェンジＡ／Ａ上にベクト
ルレジスタ／一−３からＳＥＮＤバイプ８へのデータバ
スができ、ＳＥＮＤパイプ８はタグ・フィールド／３−
３が１の内容を相互結合ネットワーク３に送り出す。具
体的には、ベクトル命令制御回路／ＪＯが信号１０を用
いてセレクタ／乙０−Ｊを信号線１／８と接続し，信号
線１？を用いてＳＥＮＤ指示発生制御回路８０に起動信
号を送り、さらに、ベクトルレジスタアクセス制御回路
８３に起動信号とベクトルレジスタ／．２−Ｊのアドレ
スを送る．ベクトルレジスタアクセス制御回路８３の信
号によりベクトルレジスタ７．２−Ｊから読み出された
データはセレクタ／乙０−ｊを経由して信号線１／８上
に出力され，データレジスタ８−に格納される．このと
き、各語の先頭のタグ・フィールドの内容が１であれば
，ＳＥＮＤ指示発生制御回路８０からベクトルレジスタ
アクセス制御回路８３に次の読み出し指示信号が送られ
，ベクトルレジスタ／．．２−Ｊの次の語が読み出され
る。また、読み出したデータは、タグ部を除いてデータ
線／０に出力され，信号線１／／には送信信号が出力さ
れる。タグ・フィールドの内容がＯであればＳＥＮＤ指
示発生制御回路８０からは次の読み出し指示信号は送ら
れず、繰り返し同じ語を読みだす。また、信号線１／７
には送信信号は出力されない。

相互結合ネットワーク３では、デイストリビュータＪ／
／−０〜Ｊ／／−ｊの出力チャネル０は一つ大きい番号
の要素プロセッサのセレクタ３−一〇〜３．２−３の入
力チャネル２と接続しているから、第０要素プロセッサ
から送信されたデータは第１要素プロセッサに送られる
。

（６）ベクトルレジスタ／．２−１のストア命令を発行
する。ベクトルレジスタ／，２−Ｚにはベクトルレジス
タ／．２−．７と同じ内容が格納されている。この命令
により、送信とは独立に自メモリへの格納が実行される
。格納はもう一本のストアパイプ７−λを用いて行われ
る．具体的には，ベクトル命令制御回路／．５０が信号
１０によりセレクタ／６０−ｔＩを信号線１／７と接続
し、信号線１７，信号線１８にそれぞれ起動信号，要素
数，データ幅，Ａ　（Ｉ，Ｊ）の先頭アドレスを乗せて
リクエスト発生制御回路７０−Ｊ，アドレス発生回路７
／−２に送る．さらに、ベクトルレジスタアクセス制御
回路７Ｂ−２に起動信号とベクトルレジスタ／．２−Ｉ
Ｉのアドレスを送る。ロードのときと同様にして局所メ
モリにＡ　（Ｉ，Ｊ）のアドレスが順に送られ、また、
ベクトルレジスタ／一一９から読みだされたデータがセ
レクタ／乙Ｏ−ｔＩ，信号線１ｌ７，データレジスタ７
７−．．２を経由して局所メモリー３に書き込まれる。

（７）一つ若い番号の要素プロセッサから送られてきた
データは、相互結合ネットワーク３の当該セレクタの入
力チャネル２からＲＢＣＥＩＶＥバイプヲに送られる。

同時に、セレクタの入力チャネル番号１２′がデコーダ
ｌ？−へ入力され，その結果セレクタ／？３により格納
領域アドレスレジスタ／９／−Ｊが選択されて、その内
容（受信用ベクトルレジスタ／ｊ−／のアドレス）がＲ
ＥＣＥＩＶＥバイプ２から渡される受信データの格納先
ベクトルレジスタのアドレスとしてインタチェンジＡＩ
乙へ送られる．すなわち、信号線？３−一上のベクトル
レジスタ／一一／のアドレスがＲＥＣＥＩＭＥ指示発生
制御回路？０に渡され、信号線１／ｊを経由してベクト
ルレジスタアクセス制御回路？一に書き込み指示信号と
共に入力される。この入力にもとづいて，ベクトルレジ
スタアクセス制御回路？一は信号線９３一／上のデータ
とＲＥＣＥＩＶＥ指示発生制御回路？０が生成したタグ
・フィールドの値１を、データレジスタ？／，信号線１
ｌ？，セレクタ／４０−／を経由してベクトルレジスタ
／一一ｌに書き込む． こうして，受信データはベクトルレジスタ／．２−／に
格納され、そのタグ・フィールド／Ｊ−／は書き込みさ
れた語単位に１にセットされていく．第１要素プロセッ
サ以降は，この値を用いてベクトル処理を行う． 以上のようにして，アドレス情報の送信やデコード／切
替を行わずに効率良く通信して、要素プロセッサ間にま
たがるベクトル演算を行うことができる。

〔発明の効果〕

本発明では，一つの繰返しループと該ループと依存関係
のある次の繰返しループの間で必要な同期は、放送手段
およびハードウエアによる全同期手段を用いて高速に実
現される。また、繰返しループ内のデータ依存関係を満
足するためには，要素プロセッサがスカラプロセッサの
場合、同期を取り合う要素プロセッサで制御情報の送信
＆加算命令とチェック＆ｂｕｓｙ−％ｔａｉｔ命令を発
行するだけでよく、共有メモリのロック・アンロツクの
ように他の処理を阻害することがない。さらに、排他的
加減算は同期用変数または同期用レジスタの存在する側
の要素プロセッサが制御情報を受け取った後行うので、
不必要にネットワークを専有して他の処理を阻害するこ
ともない．また、要素プロセッサがベクトルプロセッサ
の場合、要素プロセッサ間にまたがってベクトルレジス
タを結合しておいてから、ベクトル処理を行なうことが
でき、データ依存関係のある繰り返しループのベクトル
処理を並列に実行することが可能となる．さらに、ネッ
トワーク・ブリセット装置により宛先情報の送信が不要
となり、通信時の宛先のデコードやスイッチ切り替えが
省略できるので通信が高速化できるという効果がある．

【図面の簡単な説明】

第１図は，本発明の第１実施例の全体構成図、第２図は
、本発明の各実施例に共通の並列計算機の概念図，第３
図は、相互結合ネットワーク中のデイストリビュータの
構成図，第４図は、相互結合ネットワーク中のセレクタ
の構成図、第５図は、セレクタの選択論理を表わすＲＯ
Ｍの一例，第６図は、本発明の第２実施例の全体構成図
、第７図は，第２実施例の送信情報の内容説明図，第８
図は、本発明の第３実施例の全体構成図，第９図は，本
発明の第３実施例のベクトル処理装置の詳細な構成図で
ある． 剃ｉｍｐ／テニタ織別コーｋ 図 ４　石レ腎ハ゜ス ５　４ト用１む弓イ自号イ橋ヒ ６　　ＡＮＤ回路

Claims (1)

1. 【特許請求の範囲】 １、ホスト計算機から全要素プロセッサの記憶装置中の
   同一アドレスに対して一度に情報を書き込む手段と、全
   要素プロセッサの処理終了を検出する手段と、任意の要
   素プロセッサ間で情報の授受を行うための相互結合ネッ
   トワークと、情報の授受を行うときにその記憶装置への
   書き込み、読みだしに関する同期をとるため、各要素プ
   ロセッサに設けた同期用変数または同期用レジスタとそ
   の排他的加減算回路とから構成されるデータフロー同期
   手段とを備えることを特徴とする並列計算機。 ２、ベクトル演算装置を有する要素プロセッサ間で、１
   台の要素プロセッサのベクトルレジスタから他の１台ま
   たは複数台の要素プロセッサのベクトルレジスタに直接
   データを送るための経路を設定する手段、およびその値
   が０のときデータのベクトルレジスタへの書き込みがで
   き、その値が１のときデータのベクトルレジスタからの
   読みだしができる、各語単位に設けたタグフィールドを
   持つベクトルレジスタと、タグフィールドの値を操作す
   る手段とから成るベクトルレジスタ間データフロー同期
   装置。 ３、要素プロセッサを相互に結合するネットワークの接
   続パタンをネットワーク利用時以前に設定するネットワ
   ーク接続パタン設定回路と、送信元要素プロセッサ番号
   をそこから送られてくるデータを格納するベクトルレジ
   スタアドレスまたは記憶装置中の格納領域アドレスに変
   換する格納アドレス生成回路とから成るネットワークプ
   リセット装置。 ４、データフロー同期手段として請求項２記載のベクト
   ルレジスタ間データフロー同期装置を用いた並列計算機
   。 ５、請求項３記載のネットワークプリセット装置を用い
   た並列計算機。 ６、相互結合ネットワークとして請求項３記載のネット
   ワークプリセット装置を用いた並列計算機。