JPH0213501B2 - - Google Patents

Info

Publication number
JPH0213501B2
JPH0213501B2 JP54028331A JP2833179A JPH0213501B2 JP H0213501 B2 JPH0213501 B2 JP H0213501B2 JP 54028331 A JP54028331 A JP 54028331A JP 2833179 A JP2833179 A JP 2833179A JP H0213501 B2 JPH0213501 B2 JP H0213501B2
Authority
JP
Japan
Prior art keywords
signal
data
encoded
output
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP54028331A
Other languages
English (en)
Other versions
JPS54128643A (en
Inventor
Jooji Detsukaa Debitsudo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ampex Corp
Original Assignee
Ampex Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ampex Corp filed Critical Ampex Corp
Publication of JPS54128643A publication Critical patent/JPS54128643A/ja
Publication of JPH0213501B2 publication Critical patent/JPH0213501B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
    • G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dc Digital Transmission (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 本発明は一般的に、一本の情報通信路を通して
直列式に二進法形式でデータを伝送する方法に関
するもので、特に一群の符号化規則により符号さ
れて伝送されたこのようなデータを復号化する装
置に関するものである。
デイジタルコンピユータ及びデイジタルデータ
処理装置の分野において、符号化された情報は周
期的に二つのデイジツト即ち論理状態のいずれか
一つを表わす電気信号の形をしている。この二つ
のデイジツトは一般に数字“１”及び数字“０”
と呼ばれている。デイジタル装置にはクロツクパ
ルスも与えられて例えば、いつ信号が有意の情報
を含んでいるかを周期的に判断する。二つの論理
状態即ちデイジツト（時にはデータビツトとも呼
ばれる）は、“はい”と“いいえ”、“プラス”と
“マイナス”、“上”と“下”、更に“真”と“否
真”とか様々に認識され又は呼ばれる。情報が磁
気媒体に記録されている時、各論理状態は互いに
反対に磁気分極されている。一方の論理状態を基
準レベルに、他方を別のレベルにすることも一般
的である。この場合、第二の状態の表示は認識可
能な信号によつて与えられ、第一の状態はこのよ
うな信号の不存在によつて表示される。正論理及
び負論理もある。更に、本発明の目的にとつて
は、二つの状態のうちどれを“１”と呼びどれを
“０”と呼ぼうと差異はない。
デイジタル情報は各デイジツト又はデータビツ
ト毎に電線を用いて相当の距離伝送されることは
ほとんどない。更に、デイジタル情報は通常磁気
及びその他の記録媒体上に、デイジタル情報の各
通信路毎にシーケンシヤルに即ち直列方式で記録
される。従つて、このような伝送又は記録デイジ
タル情報は搬送波にのせて符号化又は変調するこ
とにより記憶密度限界を低くしなければならない
と長い間思われてきた。公知の情報符号化規則に
は幾つかある。例えば、米国特許第3108261号に
開示されたようなミラー付符号は自己クロツキン
グ方式で、デイジツト期間二つ毎に少くとも一個
の変換点を与える。最近、ミラー符号を改良した
方式が開発され米国特許第4027335に開示されて
いる。
更に別のデイジタルデータ符号化技術にいわゆ
るマンチエスター又はバイフエーズ（bi−phase）
マーク符号があり、それによるとデジタルの
「１」はセル中間点における上方又は下方いずれ
かの変換点により表わされ、デジタル「０」はセ
ル中間点における変換点の不存在によつて表わさ
れる。反対に、バイフエーズスペース符号は、セ
ル中間点における上方、下方いずれかの変換点に
よりデジタル「０」を表わし、セル中間点におけ
る変換点の不存在によりデジタル「１」を表わ
す。従つて、いわゆるマンチエスター符号の規則
によつて符号化した信号からデジタル情報を復号
化するには普通、セル中間点からしばらく後（普
通3/4セル時点）の信号レベルをサンプリングす
る必要がある。この符号に従つて符号化したデジ
タル情報の自己クロツキングは各ビツトセルの初
めに変換点を導入することにより達成できる。
いわゆるマンチエスター符号の別の種類はバイ
フエーズスプリツト符号又はマンチエスター符
号とも呼ばれ、デジタル情報信号の変換方向に従
つてデジタルデータを符号化する。デジタル
「１」は普通低い点から高い点への変換により表
わされ、デジタル「０」は普通高い点から低い点
への変換により表わされる。同一値の連続するデ
イジツトを符号化する時にはセル中間点での変換
が必要となり、反対極性の連続するデイジツトの
符号化はこの変換は必要とされない。従つて、3/
４ビツトセル時点における符号化データのサンプ
リングがやはり必要なことがわかる。
いわゆるマンチエスター規則に従つて符号され
た信号からデジタル情報を復号化するのに適した
公知の先行技術によるデコーダ回路には幾つかの
種類がある。これらのデコーダ回路は全て3/4セ
ル時点を決定してこのような符号化信号を正確に
サンプルするための各種の手段を有している。こ
のような先行技術による装置の典型的なものに、
３／４セル時点に対する時間遅延回路の一形態とし
てワンシヨツト回路を用いるものがあり、これは
「エレクトロニツク・デザイン・ニユース
（EDN）」、1975年４月20日号、70頁に開示されて
いる。時間遅延のためにワンシヨツト回路を使う
場合、符号化されたデジタル情報信号の伝送速度
が変わる毎に構成素子の値も変えねばならない。
もちろん、符号化された信号が任意の速度で伝送
され、一回の伝送期間中任意の回数だけその速度
が変化しうる場合、又、その符号化された信号を
伝送速度が変化しながら復号化しなければならな
い場合、この回路は満足すべきものではない。
速度制限を除くために他種類のデコーダ回路が
開発された。例えば、サンプル時間を決定するの
に必要な時間遅延を与えるために様々な速度で作
動するカウンタ回路が用いられた。又、この時間
遅延を得るためにアナログランプ発生回路が用い
られた。これらの先行技術によるデコーダ回路
は、大型で、操作が面倒で、大きな動作電力を必
要とするという欠点を有する。
簡単に述べれば、本発明はバイフエーズ符号化
規則に従つて符号化した信号からデジタル情報を
復号化するための装置を提供する。この装置は典
型的には、符号化信号のデータクロツク率が変化
しても常にデータクロツク率の２倍の周波数でク
ロツク信号を発生するための発振手段； 前記発振手段によつて発生されたクロツク信号
と前記符号化信号とを受け、前記クロツク信号と
前記符号化信号との位相関係を表わす出力結果信
号を発生し、この結果信号を前記発振手段に供給
してこの結果信号に応じて前記クロツク信号の位
相及び周波数を変化させる位相比較手段； 前記符号化信号中のセル中間点における変換点
の不存在に対応してこの変換点が存在しないセル
期間の終了前に、前記位相比較手段の入力に供給
される前記符号化信号中に信号レベルの反転を生
じさせるための手段；及び 前記発振手段及び符号化データに対応して復号
された信号を取り出すための手段からなる。
以下に述べる如く、本発明のデコーダ装置は
様々の速度で伝送されるデータや、伝送速度の変
化するデータを復号化する。データデコーダ手段
を制御するためのフエーズロツク発振器を用い
る。フエーズロツクループはデータ伝送速度の変
化に敏感に反応してフエーズロツク発振器を対応
する周波数と位相に調節する。固定速度符号化デ
ータを処理するデコーダにおいては、フエーズロ
ツク発振器は典型的には符号化データに含まれた
変換点によつて同期化される。固定速度データデ
コーダは必要な同期を維持するのに符号化データ
が規則的に遷移する必要はない。しかしながら、
本発明の可変データ速度デコーダ装置では符号化
データの遷移が不規則に起こるとそれをデータ速
度の変化と見なしてしまう可能性がある。不規則
に発生するデータ変換点の影響を避けるために、
次のビツトセル期間が始まる前のわずかな時間中
に、データと同期してパルスを注入することが行
なわれる。この最も好ましい実施例において、符
号化データ中にセル中間点での変換が生じない場
合、符号化データ信号のレベルを反転する手段が
設けられる。こうすれば、符号化データと注入パ
ルスの所望の同期が確実に行える。
本発明の一つの目的は、情報通信路を通つて伝
送れたデータを復号化するための回路及び方法を
提供することである。
本発明の別の目的は、バイフエーズ符号化規則
により符号化され、様々の速度で伝送されたり、
伝送速度が変化するデータを復号化するための回
路及び方法を提供することである。
本発明の他の目的、特徴及び利点は以下の詳細
な説明を読むことにより、特に添付図面を参照し
ながら読むことにより、明らかになるだろう。
添付図面、特に第１図には本発明の復号化装置
の概略図が示されている。マンチエスター符号、
別名バイフエーズ、の規則に従つて符号化された
入来データはライン１１を通りソース１２から排
他的なORゲート１０の二つの入力端子の第一の
端子に与えられる。ソース１２は典型的には磁気
テープ記録器／再生器のような磁気記憶媒体から
成る。マンチエスター符号の規則によつて符号化
されたデータはそのデータのみならずそのデータ
のためのクロツク信号をも含む。従つて本発明の
デコーダ装置の機能はマンチエスター符号の規則
によつて符号化され、様々な速度でソース１２に
よつて供給されたりその供給速度が変化するデー
タを復号化することである。このデコーダの別の
機能は入来する符号化データに関連するクロツク
信号を復号化することである。
排他的ORゲート１０の出力端子は別の排他的
ORゲート１４の二つの入力端子の第一の端子、
抵抗Ｒ１０の一端、及びNANDゲート１６の反
転入力端子に結合される。抵抗Ｒ１０の第二の端
はゲート１４の第二の入力端子、コンデンサＣ１
０の一端、及びインバータ１８の入力端子に結合
される。ゲート１４の出力は位相比較器２０の二
つの入力端子の一方に結合される。コンデンサＣ
１０の第二端は大地電位に、インバータ１８の出
力端子はNANDゲート１６の第二の反転入力端
子にそれぞれ結合される。
抵抗Ｒ１０とコンデンサＣ１０はゲート１０の
出力における信号変換点を短縮間だけ遅延させる
ために設けられた積分回路を形成し、この遅延信
号変換点はゲート１４の第二の入力端子に与えら
れる。ゲート１４の二つ入力に同時に与えられる
ゲート１０の遅延及び非遅延出力は互いに組合さ
つてゲート１４の出力に短いパルスを発生する。
これらの短いパルスは従つて、ゲート１０の出力
における信号の変換点毎に発生し、以下に詳述す
るように符号化データのパルスの周波数の二倍の
周波数で発生する。
ここで簡単に第２図の説明をすると、これは第
１図に示した回路の動作のタイミング図を示すも
のである。波形２２はマンチエスター符号規則に
より符号化された入来データを表わし、ビツトセ
ルの境界並びに各データビツトの状態をこの波形
図の上に示す。波形２２がバイフエーズマーク符
号化信号を表わすと仮定すると、“０”データビ
ツトの場合セル中間変換点がなく、“１”データ
ビツトの場合セル中間点に一個の変換点があるこ
とに注意されたい。これと反対のことが波形２２
がバイフエーズスペース符号化信号を表わす場合
に言える。しかし、もし波形２２がバイフエーズ
スプリツト符号化信号を表わすならば、符号化さ
れたデイジツトは11000111010になるだろう。
波形２４は、波形２２の関数として排他的OR
ゲート１０の出力に現れる信号、及びこのORゲ
ートの第二の入力に与えられるもう一つの信号を
表わし、この第二の信号については以下で詳述す
る。波形２６は排他的ORゲート１４の出力に現
われるパルスを表わし、これは図からわかるよう
に各データビツトセル当り二回発生する（波形２
２上のデイジツトを参照）。即ち、波形２６で表
わされるパルスは符号化データのパルスの周波数
の２倍の周波数を有する。
再び第１図を参照すると、比較器回路２０第一
の出力端子は一対の直列結合抵抗Ｒ１２とＲ１４
を介して電圧制御発振器（VCO）２８の入力端
子に結合する。ダイオードＤ１０が抵抗Ｒ１４と
並列に結合し、VCO２８の入力端子は抵抗Ｒ１
６とコンデンサＣ１２から成る直列接続抵抗−コ
ンデンサ網を介して大地電位に結合している。抵
抗Ｒ１２，Ｒ１４及びＲ１６、ダイオードＤ１０
及びコンデンサＣ１２から成るネツトワークは低
域フイルタを形成し位相比較器２０からの出力信
号を積分する。位相比較器２０及びVCO２８は
典型的には一個の集積回路から成る。例えばモト
ローラ・セミコンダクター・プロダクツ社が製造
したフエーズロツクループ回路No.14046型である。
No.14046型のようなフエーズロツクループ回路の
詳細はモトローラが発行した「McMOS集積回
路」というマニユアルのVol.5、シリーズＡ、
1975年、７〜124頁以下を参照すること。低域フ
イルタはこの集積回路に対して外部素子であり、
個々の素子の値の選択は以下に詳しく述べる。集
積回路に関連するピンはこのようなフエーズロツ
クループの場合の業界における標準的な数だけを
用いればよく、第１図に位相比較器２０とVCO
２８の隣りに示したものは単に参考の目的だけで
ある。
本発明のこの実施例において、コンデンサＣ１
４はVCO２８のピン６と７の間に結合され、抵
抗Ｒ１８はVCOのピン１１と大地電位の間に結
合され、ピン５は直接大地電位に結合している。
VCOの出力ピン４は位相比較器の第二の入力
（ピン３）、及びインバータ３０の入力端子と結合
している。実際の動作において、位相比較器２０
はその二つの入力ピン３及び１４に入力したパル
スの発生時間を比較し、これらのパルス間に位相
差があるかどうか検出し、この比較動作を表わす
出力信号を与える。特に、もしピン１４に与えら
れたパルスの位相が比較器ピン３に与えられたパ
ルスの位相より進んでいる場合、高レベルの信号
又はパルスが出力ピン１３に与えられ、低レベル
の信号又はパルスが出力ピン１に与えられる。反
対に、もしピン３に与えられたパルスの位相が比
較器のピン１４に与えられたパルスの位相より進
んでいる場合、低レベルの信号が出力ピン１及び
１３両方に与えられる。もし複数の入力パルスが
同一位相（即ち、それらが同時に発生する）なら
ば、比較器のピン１３には出力が与えられず、高
レベルの信号が出力ピン１に与えられる。
比較器２０の出力ピン１３に現れる高レベルの
信号はVCO２８の入力カピン９に上昇電圧を与
える。この電圧はVCOの発振周波数を増加させ、
それにより比較の対象である二つのパルス間に正
確な位相関係が成立する。反対に、比較器の出力
ピン１３に現れる低レベル信号はVCOの入力ピ
ン９に降下電圧を与えVCOの発振周波数を減少
させる。最後に、二つのパルスが同一位相の場合
のように比較器のピン１３に出力信号が与えられ
ない場合、VCO２８の発振周波数には変化がな
い。従つて、VCOからのパルスの位相関係は、
位相比較器２０のピン１４に与えられるパルスの
位相と同一であることがわかる。
比較器２０のピン１出力はフリツプフロツプ３
２のデータ(D)入力端子に結合し、インバータ３０
の出力端子はこの同じフリツプフロツプのクロツ
ク(C)入力端子に結合する。フリツプフロツプ３２
真の出力端子はデコーダ回路のデータ出力で、図
では例としてシフトレジスタ３４のようなユーザ
ー側の機器に結合されている。フリツプフロツプ
３２の真の出力端子は、ソース１２からのデータ
がバイフエーズマーク規則に従つて符号化される
場合、復号化データを与え、このフリツプフロツ
プの否真の出力はバイフエーズスペース符号化デ
ータの復号化データを与える。
デコーダ回路からの復号化されたマンチエスタ
ー符号化データのクロツク出力信号を送信する
NANDゲート１６の出力端子はシフトレジスタ
３４のクロツク(C)入力端子に結合される。ユーザ
ー側の機器の一例としてシフトレジスタを示して
いるが、本発明のデコーダ回路は他のユーザー機
器と共に用いることができることはいうまでもな
い。抵抗Ｒ１２とＲ１４を、抵抗Ｒ１４と並列に
接続したダイオードＤ１０と組合せると、位相比
較器の出力ピン１３が高レベル変換を行う時
VCOのピン９のプルアツプ時間を短くし、出力
ピン１３が低レベル変換を行う時プルダウン時間
を長くするという効果が得られる。従つて、位相
比較器の出力で検出された位相誤差はVCOの作
動にほんの僅かの変化しか与えず、位相比較器の
出力ピン１に現れる誤差信号は復号化された
「０」データビツトを示す。
フリツプフロツプ３２の否真の出力端子はもう
一つのフリツプフロツプ３６のクロツク(C)入力端
子に結合される。フリツプフロツプ３６の否真出
力端子は排他的ORゲート１０の第二の入力端子
に結合し、この同じフリツプフロツプのデータ(D)
の入力端子は入力ライン１１に結合される。従つ
て、フリツプフロツプ３２がリセツト状態に変化
する即ち、フリツプフロツプ３２の否真の出力が
高レベルになる）毎にライン１１上の瞬間レベル
をフリツプフロツプ３６にクロツクする。ソース
１２か伝送されるデジタル情報がバイフエーズス
プリツト規則に従つて符号される場合、この情報
復号化データがフリツプフロツプ３６の否真の出
力端子に与えられる。更に、フリツプフロツプ３
６の状態の変化は後述するように排他的ORゲー
ト１０による符号化データ信号のレベル反転をひ
きおこす。
第２図のタイミング図を再び参照すると、波形
３８はVCO２８のピン４出力端子に与えられる
信号を表わす。波形４０は位相比較器２０のピン
１出力端子に与えられる信号を表わし、波形４２
はフリツプフロツプ３２の真の出力端子に現れる
出力データ信号を表わす。即ち、波形４２はソー
ス１２から供給されたバイフエーズマーク符号化
データから本発明のデコーダ装置によつて復号化
されたデータのNRZ（ノンリターンツーゼロ）フ
オーマツトを表わす。波形４４はフリツプフロツ
プ３６の否真の出力端子に現れる信号を表わし、
波形４６はNANDゲート１６の出力端子に現れ
る信号を表わし、後者の信号は入来バイフエーズ
符号化データに関連し、本発明の装置によつて復
号化されたクロツク信号から成る。
実際の動作において、第１図に示すデコーダ装
置は、入来データがバイフエーズマーク符号規則
に従つて符号化されたものである場合、復号化さ
れた“０”データビツトを得るためフリツプフロ
ツプ３２の真の出力に高レベル信号を与える。
“１”データビツトを復号化する場合、位相比較
器のピン１出力はフリツプフロツプ３２のデータ
(D)入力端子に高レベル信号を与え、この高レベル
信号はインバータ３０を介してVCO２８のピン
４出力信号（波形３８）の信号によつてこのフリ
ツプフロツプにクロツクされる。然し、ゼロデー
タビツトのデコードは、VCO２８の出力信号
（波形３８）の高レベルへの遷移点においてピン
１４に入力されるパルス（波形２６）がないこと
を位相比較器２０が検出することによつて行われ
る。特に、波形３８の縁部３８ａにおいて波形２
６の対応するパルスが存在しない事に注目された
い。これはバイフエーズマーク符号化データの
「０」データビツトだからである。この時点で、
比較器２０の出力ピン１は波形４０の縁部４０ａ
で示すように低レベルに低下し、波形３８の次に
続く縁部３８ｂでの負変換において、フリツプフ
ロツプ３２真の出力は縁部４２ａにおいて低レベ
ルに低下する。この結果デコーダ回路の出力に
NRZゼロデータビツトが与えられる。フリツプ
フロツプ３２の真の出力が縁部４２ａで低レベル
に低下するのと実質的に同時に、フリツプフロツ
プ３２の否真の出力は高レベルに上昇する。フリ
ツプフロツプ３２の否真の出力におけるこのよう
な高レベル変換が起きると、符号化信号（波形２
２）瞬間レベルがフリツプフロツプ３６（波形４
４の縁部４４ａ）にクロツクされ、排他的ORゲ
ート１０の第二の入力のレベルを変え、その結果
このゲートの出力に現れる信号レベルを反転させ
る。このレベル反転は波形２４の縁部２４ａにお
いてゲート１０の出力での正変換を生ぜじめ、こ
の正変換は更にゲート１４出力において、前縁２
６ａを有するパルス２７を発生させる。排他的
ORゲート１０の出力における高レベルから低レ
ベルへの変換（波形２４の縁部２４ｂ）は又
NANDゲート１６の出力変え正しい時刻に出力
クロツクパルス４７を復号化する。パルス２７は
再度位相比較器２０を満足させそのピン１出力は
縁部４０ｂで高レベルに戻る。
上記した動作シーケンスの概要を第２図の右側
においてシーケンス方向を指示する矢印とシーケ
ンスステツプを示す番号を用いて示す。図の理解
を容易にするために、各シーケンスステツプ間に
存在する回路伝搬時間遅延は省略してあるという
ことを了解されたい。
以上述べたように、バイフエーズマーク符号化
信号の場合、“１”データビツトについてはセル
中間点で変換が生じ、“０”データビツトについ
てはセル中間点への変換はない。特定のセルにあ
るのが“１”データビツトかそれとも“０”デー
タビツトであるかを判断するためには、セル中間
点より少し後の時点（普通3/4セル点）において
サンプリング行なわねばならない。これはバイフ
エーズフエース及びバイフエーズスプリツト符号
化データの場合においても必要なことである。
“０”データビツトの場合、ビツトセル毎に一回
の変換が（セルの境界で）生じ、“１”データビ
ツトの場合、ビツトセル当り二回の変換があるこ
とに注意されたい。更に、波形３８において、
VCO２８の出力においてビツトセル当り４回の
変換があることに注意されたい。VCO出力信号
の三番目の変換点（例えば、波形３８の端３８
ｂ）は3/4セル時間で、又位相比較器２０のピン
１出力端子がフリツプフロツプ３２にクロツクさ
れる時間（即ちサンプリング時間）である。
上に言及したように、本発明のデコーダ回路
は、符号化データがデータ伝送路を通つて様々の
速度で伝送されたり、その伝送速度が変化する時
にも作動可能である。この目的のため、各素子の
値を次のように選択した。
Ｒ１０＝１キロオーム Ｒ１２＝30キロオーム Ｒ１４＝120キロオーム Ｒ１６＝1.8キロオーム Ｒ１８＝10キロオーム Ｃ１０＝220ピコフアラツド Ｃ１２＝0.1マイクロフアラツド Ｃ１４＝220ピコフアラツド 動作速度の範囲はフエーロツクループ（PLL）
集積回路中のVCO２８の速度によつて主として
決定される。例えば、モトローラNo.MC14046型
のようなCMOS型PLLを使う場合、データは約
300×103ボー（１秒当りのビツト数）から約0.10
ボーまでの速度で復号化することができる。もし
例えばPLL集積回路がモトローラNo.
MC14046BAL型（軍用標準部品）だとすれば、
速度範囲の上限は約500×103ボーまで上昇し下限
は変化しない。これらの動作範囲は10ボルトを
CMOS型PLLに供給することにより得られる。
然しながら、もし電圧源を15ボルトに上げると、
上限は約700×103ボーに増加し、下限は変化しな
い。PLLがトランジスタ−トランジスタロジツ
ク（TLL）フアミリ型の場合、上限は更に約7.5
×106ボーまで増加することができ、エミツタ結
合ロジツク（ECL）フアミリ型の場合、約40×
106ボーまで増加することができる。
以上で、マンチエスター符号の規則によつて符
号化され情報通信路を通つて伝送されたデータを
復号化するためのデコーダ装置及び方法を説明し
た。本発明のデコーダ装置のユニークな点は、情
報通信路を様々な速度で伝送される符号化データ
及び伝送速度が変化するような符号化データを復
号化できることである。符号化データはデコーダ
装置に一体不可分に組込まれたフエーズロツクル
ープを使つて3/4セル時間にサンプリングされる
という特徴を有す。更に、符号化データに関連す
るクロツクパルスも本発明の装置によつて復号化
される。
以上、本発明を特定の実施例を参考にしながら
詳しく説明してきたが、上記のデコーダ装置及び
方法においては本発明の精神又は範囲から離れる
ことなく様々な変更、修正が可能であることは勿
論である。従つて、上述した発明は特許請求の範
囲のみによつて制限されるものである。
【図面の簡単な説明】
第１図は本発明のデコーダ回路の概略図であ
る。第２図は第１図に示す回路の動作を示すタイ
ミング図である。 １０：排他的ORゲート、１１：ライン、１
２：ソース、１４：排他的ORゲート、１６：
NANDゲート、１８：インバータ、２０：比較
器回路、２２：入来データ、２４：排他的ORゲ
ート１０の出力に現れる信号、２６：排他的OR
ゲート１４の出力に現れるパルス、２８：電圧制
御発振器、３０：インバータ、３２：フリツプフ
ロツプ、３４：シフトレジスタ、３６：フリツプ
フロツプ、３８：VCO２８のピン４出力端子、
４０：位相比較器２０のピン１出力に与えられる
信号、４２：NRZ（ノンリターンツーゼロ）フオ
ーマツト、４４：フリツプフロツプ３６の否真の
出力端子に現れる信号、４６：NANDゲート１
６の出力端子に現れる信号。

Claims (1)

  1. 【特許請求の範囲】 １ バイフエーズ符合化規則にしたがつて符号化
    信号からデジタル情報を復号化する装置におい
    て、 データクロツク率の２倍の周波数でクロツク信
    号を発生するための発振手段； 前記発振手段によつて発生されたクロツク信号
    と前記符号化信号とを受け、前記クロツク信号と
    前記符号化信号との位相関係を表わす出力結果信
    号を発生し、この結果信号を前記発振手段に供給
    し、前記符号化信号のデータクロツク率が変化し
    ても前記発振手段が常にデータクロツク率の２倍
    の周波数でクロツク信号を発生するように、この
    結果信号に応じて前記クロツク信号の位相及び周
    波数を変化させる位相比較手段； 前記符号化信号中のセル中間点における変換点
    の不存在に対応してこの変換点が存在しないセル
    期間の終了前に、前記位相比較手段の入力に供給
    される前記符号化信号中に信号レベルの反転を生
    じさせるための手段；及び 前記発振手段及び符号化データに対応して復号
    された信号を取り出すための手段からなることを
    特徴とする復号化装置。
JP2833179A 1978-03-28 1979-03-13 Improved biphase decoder system Granted JPS54128643A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/891,087 US4167760A (en) 1978-03-28 1978-03-28 Bi-phase decoder apparatus and method

Publications (2)

Publication Number Publication Date
JPS54128643A JPS54128643A (en) 1979-10-05
JPH0213501B2 true JPH0213501B2 (ja) 1990-04-04

Family

ID=25397594

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2833179A Granted JPS54128643A (en) 1978-03-28 1979-03-13 Improved biphase decoder system

Country Status (5)

Country Link
US (1) US4167760A (ja)
JP (1) JPS54128643A (ja)
DE (1) DE2912268C2 (ja)
GB (2) GB2043404A (ja)
HK (1) HK6987A (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4297729A (en) * 1977-11-24 1981-10-27 Emi Limited Encoding and decoding of digital recordings
CH638357A5 (de) * 1979-07-06 1983-09-15 Siemens Ag Albis Schaltungsanordnung zur automatischen bitratenerkennung an einem flankencodierten informationssignal.
US4260952A (en) * 1979-07-17 1981-04-07 Teletype Corporation Circuit for decoding a diphase signal
US4287596A (en) * 1979-11-26 1981-09-01 Ncr Corporation Data recovery system for use with a high speed serial link between two subsystems in a data processing system
US4267595A (en) * 1980-02-04 1981-05-12 International Telephone And Telegraph Corporation AMI Decoder apparatus
US4302845A (en) * 1980-02-07 1981-11-24 Motorola, Inc. Phase-encoded data signal demodulator
US4317211A (en) * 1980-06-02 1982-02-23 The United States Of America As Represented By The Secretary Of The Navy Manchester code decoding apparatus
US4363002A (en) * 1980-11-13 1982-12-07 Fuller Robert M Clock recovery apparatus for phase shift keyed encoded data
US4344041A (en) * 1981-02-27 1982-08-10 Sperry Corporation Biphase detector
US4390980A (en) * 1981-07-27 1983-06-28 Control Data Corporation Demultiplexing plural data streams
US4475212A (en) * 1981-09-11 1984-10-02 Digital Equipment Corporation Frequency-independent, self-clocking encoding technique and apparatus for digital communications
US4441193A (en) * 1982-05-03 1984-04-03 Burroughs Corporation Frequency-encoding circuit for reducing distortion
US4592072B1 (en) * 1982-05-07 1994-02-15 Digital Equipment Corporation Decoder for self-clocking serial data communications
US4450572A (en) * 1982-05-07 1984-05-22 Digital Equipment Corporation Interface for serial data communications link
US4603322A (en) * 1982-09-27 1986-07-29 Cubic Corporation High-speed sequential serial Manchester decoder
GB2147477B (en) * 1983-09-28 1987-07-08 Philips Electronic Associated Data transmitter data receiver and data transmission system
NL8401310A (nl) * 1984-04-24 1985-11-18 Philips Nv Inrichting voor het opwekken van een kloksignaal.
JPS6117273A (ja) * 1984-07-04 1986-01-25 Nec Corp 回転形磁気記録装置
US4584719A (en) * 1984-08-24 1986-04-22 System Development Corp. Fiber optic workstation datalink interface
JPS6187446A (ja) * 1984-09-28 1986-05-02 Sanyo Electric Co Ltd クロツク同期方式
GB8506100D0 (en) * 1985-03-08 1985-04-11 Int Computers Ltd Decoder
US4805197A (en) * 1986-12-18 1989-02-14 Lecroy Corporation Method and apparatus for recovering clock information from a received digital signal and for synchronizing that signal
IT1199815B (it) * 1986-12-19 1989-01-05 Rai Radiotelevisione Italiana Procedimento per la radiodiffusione di segnali digitali,particolarmente di programmi e dati per elaboratori,e procedimento e apparato per la ricezione di tali segnali
DE3728655A1 (de) * 1987-08-27 1989-03-09 Thomson Brandt Gmbh Verfahren und/oder einrichtung zum demodulieren eines biphasesignales
US4868569A (en) * 1987-12-15 1989-09-19 Schlumberger Well Services Biphase digital look-ahead demodulating method and apparatus
US5023891A (en) * 1989-07-25 1991-06-11 Sf2 Corporation Method and circuit for decoding a Manchester code signal
US4992790A (en) * 1989-09-19 1991-02-12 Schlumberger Technology Corporation Digital phase-locked loop biphase demodulating method and apparatus
US5999576A (en) * 1997-07-14 1999-12-07 Realtek Semiconductor Corp. Delay-locked loop for data recovery
US7760835B2 (en) * 2002-10-02 2010-07-20 Battelle Memorial Institute Wireless communications devices, methods of processing a wireless communication signal, wireless communication synchronization methods and a radio frequency identification device communication method
US7440515B2 (en) * 2004-10-25 2008-10-21 Atmel Corporation System and method for controlling modulation
CN109150190A (zh) * 2018-07-31 2019-01-04 江门市蒙德电气股份有限公司 一种用于模数转换器的传输匹配系统
CN109120271A (zh) * 2018-07-31 2019-01-01 江门市蒙德电气股份有限公司 一种基于模数转换器的高速数据传输方法及装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3108261A (en) * 1960-04-11 1963-10-22 Ampex Recording and/or reproducing system
US3699554A (en) * 1970-07-02 1972-10-17 Honeywell Inf Systems Method and apparatus for detecting binary data by integrated signal polarity comparison
US3794987A (en) * 1972-11-01 1974-02-26 Burroughs Corp Mfm readout with assymetrical data window
CA1063719A (en) * 1975-04-28 1979-10-02 Control Data Corporation Phase locked loop decoder
US4012786A (en) * 1976-02-05 1977-03-15 Trw Inc. Magnetic data decoder
US4027335A (en) * 1976-03-19 1977-05-31 Ampex Corporation DC free encoding for data transmission system

Also Published As

Publication number Publication date
GB2043404A (en) 1980-10-01
US4167760A (en) 1979-09-11
JPS54128643A (en) 1979-10-05
GB2017457A (en) 1979-10-03
HK6987A (en) 1987-01-23
GB2017457B (en) 1982-09-29
DE2912268A1 (de) 1979-10-04
DE2912268C2 (de) 1986-05-15

Similar Documents

Publication Publication Date Title
JPH0213501B2 (ja)
US4475212A (en) Frequency-independent, self-clocking encoding technique and apparatus for digital communications
US4369516A (en) Self-clocking data transmission system
US4215430A (en) Fast synchronization circuit for phase locked looped decoder
US5671258A (en) Clock recovery circuit and receiver using same
US5023891A (en) Method and circuit for decoding a Manchester code signal
US3995264A (en) Apparatus for encoding and decoding binary data in a modified zero modulation data code
JPH0661992A (ja) 位相ロックループ発振器を使用せずに直列に伝送されたデータを回復するための装置および方法
US4191976A (en) Circuit indicating phase relationship
US4146743A (en) Adaptive sampling decoder-encoder apparatus and method
US5905759A (en) Data decoding circuit, voltage-controlled oscillation circuit, data decoding system and electronic equipment
US4218770A (en) Delay modulation data transmission system
KR860001257B1 (ko) 데이타 독출회로
JP3532992B2 (ja) 入力デジタルデータ信号受信方法及び装置
EP0194385B1 (en) Decoder for manchester encoded data
FI78802C (fi) Kopplingsarrangemang foer kodning och avkodning av informationssignaler.
US4310860A (en) Method and apparatus for recording data on and reading data from magnetic storages
US4500871A (en) Method for coding binary data and a device decoding coded data
JPH07505264A (ja) マンチェスタ符号化データをデコーディングするための方法および装置
US4831338A (en) Synchronizing clock signal generator
US3852687A (en) High rate digital modulation/demodulation method
US3792443A (en) Recording and playback system for self-clocking digital signals
EP0090047B1 (en) Encoding and decoding system for binary data
US5175545A (en) Data coding system in a magnetic recording apparatus
US4866741A (en) 3/2 Frequency divider