JPH02137263A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はダイナミック・ランダム・アクセス・メモリ装
置に関し、特にトレンチ型１トランジスタ・１キヤパシ
タ型のメモリセルの高集積化のための改良に関する。

（ロ）従来の技術 半導体メモリ装置としてのＤＲＡＭは高集積化が著しい
が、この高集積化を達成するためには、ダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）の基本構成要
素であるメモリセルを微細化することが不可欠である。

一般にＤＲＡＭのメモリセルは１トランジスタと１キヤ
パシタから成り、キャパシタに電荷を蓄積することによ
り、情報の記憶を行なっている。従ってキャパシタの容
量が小さいと回路の誤動作やα線によるソフトエラーな
どが起こりやすくなるため、メモリセルを微細化しても
一定値以上の容量（一般に５０ｆＦ以上）を確保するこ
とが必要である。このような要求に応えるものとして、
半導体基板に溝を掘り、溝内にキャパシタを形成するト
レンチ型メモリセルが使われ始めている。

第５図は従来のトレンチ型メモリセルの断面を示すもの
である。・シリコン基板（１）に形成されたシリコンの
溝（３）の側壁に誘電体膜（４）を形成し、電極（ポリ
シリコン）（５）を溝内に埋め込むことによってキャパ
シタを構成する。この構造では、溝の側壁を利用してキ
ャパシタを形成するため、原理的にはメモリセルを縮小
しても、溝を深くすることによってキャパシタ面積を確
保できるため、一定の容量を得ることができる。

しかし、上記の構造のメモリセルは以下の様な欠点を有
している。即ち隣接するメモリセルの溝相互間はフィー
ルド酸化膜（２）によって分離されているものの、この
分離が完全ではないので、溝間隔が狭くなると隣接する
キャパシタの溝相互間の空乏層が互いに近づき、このた
め溝相互間にノーク電流が発生しやすくなる。この結果
セル耐圧や保持特性といったメモリセル特性が劣化する
。従って溝間隔をある一定以上とする必要がある。この
溝相互間のリークは溝が深くなると一層起こりやすくな
る。このように、溝相互の間隔を狭くすることが困難に
なるため、メモリセルの縮小に対して大きな制限となる
。上記の溝間隔を狭く出来る様にする方法として、シリ
コン基板（１）の不純物濃度を高くして、空乏層の拡が
りを押さえ、リーク電流を発生しにくくする方法がある
が、高濃度化すると、同じシリコン基板上に形成するト
ランジスタのしきい値電圧が高くなりすぎる、接合耐圧
が低下するといった問題がありおのずと限界がある。更
に従来のトレンチ型メモリセルはα線によるソフトエラ
ーに対して本質的に弱いという欠点を有している。

以上要するに、従来のトレンチ型メモリは、溝相互間の
リーク電流に伴なうセル特性の劣化という問題があり、
これを避けようとすると互いに隣接するメモリセルの溝
相互の間隔を大きくする必要があり、メモリセルの縮小
に対して大きな制限となっていること、ならびにα線に
よるソフトエラーに対する耐性が弱いことといった欠点
を有している。

そこで特開昭６３−１５８８６７号公報では、従来のト
レンチ型メモリセルの欠点を除去し、超高集積化ないし
は高密度化を一層進め得る半導体メモリ装置が提案され
ている。

第６図Ａ−Ｆはこのメモリの製造の各工程における状態
を示す断面図である。

まず、第６図Ｆを参照して、このメモリの構造を説明す
る。図示のように、このメモリはトレンチ型のＤＲＡＭ
であり、不純物を高濃度に含む半導体、例えばＰ１型シ
リコンの基板（１ａ）と、上記基板（１ａ）上にエピタ
キシャル成長により形成されたエピタキシャル半導体層
、例えばＰシリコン層（１ｂ）と、エピタキシャル層（
１ｂ）を互いに分離して、エピタキシャル層（１ｂ）を
島状の部分に分ける絶縁体層例えばシリコン酸化膜（２
）と、エピタキシャル層（ｌｂ）を貫通し、基板（１ａ
）中まで延びた溝（３）と、溝（３）の側壁に形成され
たキャパシタ（１３）とを備えている。このキャパシタ
（１３）は溝（３）の側壁に形成された誘電体膜（４）
と、その上に形成された上部電極（５）とを備えている
。

キャパシタ（１３〉はソース及びドレインを構成するＮ
型の拡散層（９）、上記ソース・ドレイン間のチャンネ
ル上にゲート酸化膜（６）を介して形成されたゲート電
極（ワードラインを兼ねる）（８）で形成されるＭＯＳ
トランジスタを介し、コンタクト孔（１１）によってビ
ットライン（１２）に接続されている。キャパシタ（１
３）の上部電極（５）は、他のメモリセルのゲート電極
を兼ねるワードライン（８）とシリコン酸化膜（７）に
よって絶縁きれ、また層間絶縁膜（１０）によってビッ
トライン等から絶縁されている。

次に第６図Ａ−Ｆを参照して上記のメモリの製造方法の
一例を説明する。まず、Ｐ型の不純物を５　Ｘ　１０　
”　〜５　Ｘ　１０　”／ａｍ’の高濃度に含むシリコ
ン基板（１ａ）上にＣＶＤ法によりシリコン酸化膜（２
）を全面に１〜２μｍ堆積した後リソグラフィ技術によ
り素子分離領域となる所にシリコン酸化膜のパターン（
２）を形成する（第１図Ａ）。

次に第１図Ｂの様に前記シリコン酸化膜（２）をマスク
として、シリコン酸化膜（２）の開孔部を埋め込む形で
、Ｐ型の不純物を１〜１０　Ｘ　１０　”７ｃｍ”の濃
度に含む単結晶シリコン層（１ｂ）をシリコン酸化膜（
２）の膜厚と同程度の厚さ（１〜２μｍ）に選択的にエ
ピタキシャル成長させる。ここまでの工程によって、高
濃度シリコン基板（１ａ）上に素子を形成するシリコン
層（エピタキシャル・シリコン層）（ｌｂ）がシリコン
酸化膜（２）によって側面が完全に分離されて島状の部
分に分けられた構造が形成される。これは選択エピタキ
シャル成長分離法と言われている技術である。

次にリングラフィ技術によってパターンニングされたシ
リコン酸化膜及びシリコン窒化膜をマスクとして、反応
性スパッタエツチング法によりシリコンをエツチングし
エピタキシャル・シリコン層（１ｂ）を貫通し、下部の
高濃度シリコン基板中まで達する深さ３〜６μｍの溝（
３）を形成する（第１図Ｃ）。次に溝（３）の表面を化
学エツチングや犠牲酸化し表面を清浄化した後、１００
〜２００人程度の薄いシリコン酸化膜或は５０〜１００
人程度の薄いシリコン酸化膜と５０〜１００人程度の薄
いシリコン窒化膜からなる複合膜等のキャパシタ誘電体
膜（４）を形成する。次に、不純物をドープした多結晶
シリコン膜＜５）を堆積し、溝（３）を埋め込み、更に
エッチバック法により多結晶ジノコン膜（５）表面を平
坦化し、この後多結晶シリコン膜（５）をリソグラフィ
技術によりパターンニングし上部電極り５）を形成する
ことによってトレンチキャパシタ（１３〉を形成する（
第１図Ｄ）。

この後第１図Ｅに示す様にトランジスタのゲート酸化膜
（６）を１５０〜３００人の厚さに形成し、更にポリサ
イド膜（８）（多結晶シリコン上にＭｏやＷなどのシリ
サイドを乗せたもの）を堆積し、リソグラフィ技術によ
りパターンニングを行ないゲート電極とワードライン配
線とを兼ねた層（８）を形成する。尚ポリサイドの代わ
りにシリサイド或は多結晶シリコンを使うことも可能で
ある。しかる後第１図Ｆに示す如く通常の技術により、
トランジスタのソース、及びドレインとなるＮ型の拡散
層（９〉、ＰＳＧ＋ＢＰＳＧ等の層間絶縁膜＜１０）、
コンタクト孔（１１）、ビットライン用のアルミニウム
或はアルミニウム合金等のメタル配線（１２）、更に図
示していないが公知の技術により保護膜を形成し、半導
体メモリ装置を完成きせる。

（ハ）発明が解決しようとする課題 しかしながら斯上した改良された半導体メモリ装置にお
いてもゲート電極（８）と交叉するシリコン層（１ｂ）
の島状の部分の端部で逆狭チャンネル効果を生じるおそ
れがある。逆狭チャンネル効果とは、ゲート電極（８）
からの電界がゲート電極（８）下のシリコン層（１ｂ）
の島状の部分の端部に集中し、チャンネル領域の中央部
に比べて端部でのしきい値電圧が低下し、チャンネル幅
を狭くするとＭＯＳトランジスタとしてのしきい値電圧
が低下する現象である。

（ニ）課題を解決するための手段 本発明は斯上した問題点に鑑みてなされ、島状のエピタ
キシャル半導体層の周端にチャンネル領域と同導電型の
拡散領域を設けることにより、従来の問題点を大幅に改
善した半導体メモリ装置を実現するものである。

（＊）作用 本発明に依れば、島状のエピタキシャル半導体層の少く
ともチャンネル領域の幅方向の両端にチャンネル領域と
同一導電型の拡散領域を設けることにより、チャンネル
領域の幅方向の両端での電界の集中によるしきい値電圧
の低下を防止し、逆狭チャンネル効果を抑制し℃メモリ
セルの微細化を実現できる。

（へ）実施例 本発明に依る半導体メモリ装置の一実施例を第１図乃至
第４図を参照して詳述する。第１図は本発明の半導体メ
モリ装置の上面図であり、第２図および第３図は第１図
のＩ−ＩＩ線および■−■線の断面図である。

本発明の半導体メモリ装置はトレンチ型のＤＲＡＭであ
り、不純物を高濃度に含む半導体、例えばＰ＋型シリコ
ン基板（２１ａ）と、この基板（２１ａ）上にエピタキ
シャル層、例えばＰ−型シリコン層（２１ｂ）と、エピ
タキシャル層（２１ｂ）を島状の部分に分恕する絶縁体
層、例えばシリコン酸化膜（２２）と、エピタキシャル
層（２１ｂ）を貫通し、基板（２１ａ）中まで達する溝
＜２３）と、溝＜２３）の側壁に形成されたキャパシタ
〈２４）とを備えている。このキャパシタ（２４）は溝
（２３）の側壁に形成された誘電体膜（２５）と、その
上に形成された上部電極（２６）とを備えている。

キャパシタ＜２４）はソース及びドレインを構成するＮ
ｌの拡散層（２７）、このソース・ドレイン間のチャン
ネル領域（２８）上にゲート酸化膜（２９）を介して形
成きれたゲート電極（ワードラインを兼ねる）＜３０）
で形成されるＭＯＳトランジスタを介し、コンタクト孔
（３１）によりビットライン（３２）に接続されている
。キャパシタ（２４）の上部電極（２６）は、他のメモ
リセルのゲート’を極を兼ねるワードライン（３０）と
シリコン酸化膜（３３）によって絶縁され、また層間絶
縁膜（３４）によってビットライン（３２）等から絶縁
されている。

本発明の特徴とする点は島状のエピタキシャル半導体層
（２１ｂ）の周辺に設けたＰ″型の拡散領域（３５）に
ある。このＰ″型の拡散領域（３５）は第１図に斜線で
示す如く、ワードラインとして働＜ＭＯＳトランジスタ
のゲート電極（３０）と島状のエピタキシャル半導体層
（２１ｂ＞の交叉する周端部に少くとも必ず設けられる
。このＰゝ型の拡散領域（３５）は第３図からも明白な
様にＭＯＳトランジスタのチャンネル領域り２８）の幅
方向の絶縁体層（２２）との周端に設けられ、周端での
電界の集中によるゲート酸化膜（２９）のしきい値電圧
の低下を防止している。従って本発明の構造に依れば、
チャンネル領域〈２８）の幅方向の周端での電界の集中
による電流の１加を防止し、ＭＯＳトランジスタを微細
化しても逆狭チャンネル効果によるスレッショルド電位
の低下を防止できる。

次に第４図Ａ乃至第４図工を参照して本発明に依る半導
体メモリ装置の製造方法を説明する。

まず、第４図Ａに示す如く、Ｐ型の不純物を５×１０１
″ｗ　５　Ｘ　Ｉ　Ｑ　”／ｃｍ’の高濃度に含むシリ
コン基板（２１ｍ）上にＣＶＤ法によりシリコン酸化膜
（２２）を全面に１〜２μｍ堆積した後リングラフィ技
術により素子分離領域となる所にシリコン酸化膜のパタ
ーン（２２）を形成する。

次に第４図Ｂの様に前記シリコン酸化膜（２２）をマス
クとして、シリコン酸化膜（２２）の開孔部を埋め込む
形で、Ｐ型の不純物を１〜ｌ０ＸＩＯ１６／Ｃｍ”の濃
度に含む単結晶シリコン層（２１ｂ）をシリコン酸化膜
（２２）の膜厚と同程度の厚さ（１〜２μｍ）に選択的
にエピタキシャル成長させる。ここまでの工程によって
、高濃度シリコン基板（２１ａ）上に素子を形成するシ
リコン層（エピタキシャル・シリコン層）　（２１ｂ）
がシリコン酸化膜（２２）によって側面が完全に分離さ
れて島状の部分に分けられた構造が形成される。これは
選択エピタキシャル成長分離法と言われている技術であ
る。

次に第４図Ｃに示す如く、エピタキシャル９９７７層（
２１ｂ）表面を窒化する。即ち、１０５０”Ｃ１ＮＨ＄
プラズマ雰囲気中でエピタキシャルシリコンｌｉｔ　（
２１ｂ）表面の窒化して約１００人のシリコン窒化膜（
３６）を形成する。

次に第４図りに示す如く、シリコン窒化膜（３６）をマ
スクとしてシリコン酸化膜（２２）を選択的に混酸によ
りウェットエツチングして約２０００人の段差を形成す
る。この結果、シリコン酸化膜（２２）に隣接するエピ
タキシャル９９７７層（２１ｂ）の側面が表面から約２
０００人の深さまで露出される。

次に第４図Ｅに示す如く、全面にボロンシリケートグラ
ス（ＢＳＧ）層り３７）を付着し、約８７５℃で３０分
間の低温アニールを行なう。この結果、側面を露出した
エピタキシャルシリコン層（２１ｂ＞からボロンが拡散
され、約０．３μｍの幅にＰ＋型の拡散領域（３５）が
形成される。この拡散領域（３５）はチャンネル領域（
２８）と接するシリコン酸化膜（２２）との間に形成さ
れ、しきい値電圧の低下を防止する。その後、ボロンシ
リケートグラス層（３７）およびシリコン窒化膜り３６
）はケミカルエツチングにより除去する。

次に第４図Ｆに示す如く、リソグラフィ技術によってパ
ターンニングされたシリコン酸化膜およびシリコン窒化
膜をマスクとして、反応性スバ・ノタエッチング法によ
りシリコンをエツチングしエピタキシャル・シリコン層
（２１ｂ）を貫通し、下部の高濃度シリコン基板中まで
達する深さ３〜６μｍの溝り２３）を形成する。

次に第４図Ｇに示す如く、溝（２３）の表面を化学エツ
チングや犠牲酸化し表面を清浄化した後、１００〜２０
０人程度の薄いシリコン酸化膜或は５０〜１００人程度
の薄いシリコン酸化膜と５０〜１００人程度の薄いシリ
コン窒化膜からなる複合膜等のキャパシタ誘電体膜（２
５）を形成する０次に、不純物をドープした多結晶シリ
コン膜（２６〉を堆積し、溝（２３）を埋め込み、更に
エッチバック法により多結晶シリコン膜（２６）表面を
平坦化し、この後多結晶シリコン膜＜２６）をリソグラ
フィ技術によりパターンニングし上部電極（２６）を形
成することによってトレンチキャパシタ（２３）を形成
する。

この後第４図Ｈに示す如く、ＭＯＳトランジスタのゲー
ト酸化膜（２９）を１５０〜３００人の厚さに形成し、
更にポリサイド膜（３０）　（多結晶シリコン上にＭＯ
＋Ｗなどのシリサイドを乗せたもの）を堆積し、リソグ
ラフィ技術によりパターンニングを行ないゲート電極と
ワードライン配線とを兼ねた層（３０）を形成する。尚
ポリサイドの代わりにシリサイド或は多結晶シリコンを
使うことも可能である。

しかる後第１図■に示す如く、通常の技術によりＭＯＳ
トランジスタのソースおよびドレインとなるＮ型の拡散
層（２７）、ＰＳＧやＢＰＳＧ等の眉間絶縁膜（３４）
、コンタクト孔（３１）、ビットライン用のアルミニウ
ム或はアルミニウム合金等のメタル配線（３２）、更に
図示していないが公知の技術により保護膜を形成し、半
導体メモリ装置を完成きせる。

（ト）発明の効果 上述した如く本発明に依れば、半導体基板（２１ａ）を
高濃度とし、エピタキシャル半導体層（２１ｂ）を比較
的低濃度とし、分離のための絶縁体層（２２）で溝（２
３）間を分離しているので、溝（２３）相互間の間隔を
せばめてもリーク電流を抑制でき、メモリセルを高密度
にできる。

また絶縁体層（２２）で囲まれたエピタキシャル半導体
層（２１ｂ）の周囲、少くともゲート電極（３０）下部
分にはＰ＋型の拡散領域（３５）を形成しているので、
メモリセルを形成するスイッチングＭＯＳトランジスタ
のチャンネル幅を縮小しても逆狭チャンネル効果を抑制
でき、更にメモリセルの微細化が実現される。

【図面の簡単な説明】

第１図は本発明に依る半導体メモリ装置を説明する上面
図、第２図および第３図は第１図のｍ　−Ｉ線および■
−■線断面図、第４図Ａ乃至第４図Ｉは本発明に依る半
導体メモリ装置の製造方法を説明する断面図、第５図は
従来の半導体メモリ装置を説明する断面図、第６図Ａ乃
至第６図Ｆは従来の改良された半導体メモリ装置の製造
方法を説明する断面図である。

Claims (2)

【特許請求の範囲】
1. （１）一導電型で高不純物濃度の半導体基板と前記基板
   上にエピタキシャル成長により形成された一導電型のエ
   ピタキシャル半導体層と前記エピタキシャル半導体層を
   互いに島状に分離する絶縁体層と前記島状のエピタキシ
   ャル半導体層に形成されるメモリセルとを具備する半導
   体メモリ装置において、 前記絶縁体層と接する前記島状のエピタキシャル半導体
   層の周辺に一導電型の拡散領域を設け、逆狭チャンネル
   効果を抑制することを特徴とする半導体メモリ装置。
2. （２）前記拡散領域はメモリセルのスイッチングＭＯＳ
   トランジスタのゲート電極の両端に設けることを特徴と
   する請求項１項記載の半導体メモリ装置。