JPH0213864A - Ｉｃ試験用パターン圧縮方法及びこれを用いたｉｃ試験用パターン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はｒｃ試験装置に用いるｒｃ試験用パターン圧
縮方法及びこれを用いたＩＣ試験用パターン発生装置に
関する。

「従来の技術」 例えばＩＣ化されたメモリを試験するには被試験ＩＣに
テストパターン信号を与え、このテストパターン信号を
被試験ＩＣに一度書込むと共にこれを読出して正規の期
待値パターンと比較し、−致、不一致を見て被試験ＩＣ
の良否を判定する。

テストパターン信号及び期待値パターン信号はパターン
発生器から出力される。従来は第６図にアドレス０〜２
に示すようにテストパターン信号期待値パターン信号の
パターンが同一で数回続く場合は第７図に示すようにそ
のパターンと繰返し回数を記憶して圧縮処理し、パター
ン発生器を構成するメモリの使用量を節約すると共に、
パターンデータの転送時間を短縮して試験時間の短縮を
実現している。

「発明が解決しようとする課題」 従来のパターン圧縮方法によれば同一パターンが連続し
ている場合に圧縮されるだけであるから、異なるパター
ンが交互に続く場合は圧縮効果が得られない欠点がある
。

この発明の目的は異なるパターンが交互に繰返される場
合でも圧縮効果が得られるパターン圧縮方法と、このパ
ターン圧縮方法を用いたパターン発生装置を提供するに
ある。

「課題を解決するための手段」 この出願の第１発明ではパターン圧縮方法を提案するも
のであり、その特徴とする点は互に隣接するアドレスに
記憶したパターン信号を各ビ・７１−対応で排他的論理
和を求めて一次変換し、この一次変換したパターン信号
の中で同一パターンが連続する部分をそのパターンと繰
返し回数を記憶し、圧縮処理する方法を採る点である。

この出願の第２発明では第１発明で提案したパターン圧
縮方法で求めた一次変換したパターン信号を記憶するパ
ターンメモリと、一次変換したパターン信号の中で同一
パターンか続く回数を記憶する回数メモリと、パターン
メモリから読出される一次変換されたパターン信号の各
ピントの論理値が一方の入力端子に与えられ、他方の入
力端子にＤ型フリップフロンブの出力が与えられ発生す
べきパターン信号を出力する排他的論理和回路と、この
排他的論理和回路から出力されるパターン信号をＤ型フ
リップフロップのデータ入力端子に与える回路とによっ
てＩＣ試験用パターン発生装置を構成したものである。

「作　用」 この出願の第１の発明によれば互に隣接するアドレスに
記憶されたパターン信号の排他的論理和を求めるから異
なるパターンが交互に繰返される場合に同一パターンに
変換される。このために一次変換されたパターン信号の
中で同一パターンが続く機会が多くなるためそれだけ圧
縮効果が高められる。

更にこの出願の第２発明によれば第１発明で提案したパ
ターン圧縮方法を採ることによってパターンメモリに記
憶しておくパターンの数を少なくすることができるから
パターンメモリの使用量を少なくすることができる。ま
たパターン信号の転送量を少なくすることができること
から転送時間を短縮することができ、この結果ＩＣの試
験時間も短かくすることができる利点が得られる。

「実施例」 第１図乃至第３図にこの出願の第１発明で提案するパタ
ーン圧縮方法を示す。第１図は発生すべきパターン信号
を示す。

この出願の第１発明では発生すべきパターン信号の互に
隣接するアドレスに収納されているパターン信号の相互
の排他的論理和を求めて一次変換する。

一次変換を行なう場合、先頭のアドレス０の前にオール
０論理となるパターンＰ、を仮定し、このパターンＰＫ
とアドレス０のパターンＰ０との排他的論理和をとる。

次にアドレス０に収納したパターン信号Ｐ０と、アドレ
ス１に収納された同じパターンのパターン信号Ｐ０との
排他的論理和をとる。

以下同様にして互に隣接するアドレスに収納されたパタ
ーン信号の排他的論理和を求め一次変換する。

第２図に一次変換したパターン信号を示す。このパター
ン信号の中でアドレス１と２に記憶したパターン信号Ｐ
Ｐ、とＰＰ２が同一パターンとなリ、アドレス４〜７に
記憶したパターンＰＰ、。

ＰＰｓ　、ＰＰｂ　、ＰＰ？が同一パターンとなる。

つまり第１図に示したアドレス３．５．６が同一パター
ンＰ１でその間にパターンＰ２が交互に挿入されて二つ
のパターンＰ、とｐｔｆＪ＜繰返される。このようなと
き排他的論理和をとることによって同一パターンが得ら
れる。

一次変換して得られたパターン信号ＰＰ０〜ＰＰ７の中
で同一パターンが連続する部分では第３図に示すように
そのパターンと繰返し回数を記憶する。従って第３図に
示すｌＯはパターンメモリを示し、２０は繰返し回数メ
モリを示す、第２図に示した１次変換したパターン信号
ＰＰ、〜ＰＰフは前処理の経過を示すだけで記憶には第
３図に示す状態でパターンメモリと繰返し回数メモリに
記憶される。

第４図にこの出願の第２発明で提案するＩＣ試験用パタ
ーン発生装置を示す。

第４図において、ｌＯは第３図で説明したパターンメモ
リ、２０は繰返し回数メモリを示す。

３０は外部メモリを示し、この外部メモリ３ｏに第３図
に示した予め圧縮変形したパターン信号と、同一パター
ンの繰返し回数を記憶する。

外部記ｊ／Ｊ装置３０に記憶したパターン信号と繰返し
回数データはデータバスライン４ｏを通じてパターンメ
モリ１０と繰返し回数メモリ２ｏに転送される。

パターンメモリ１０と繰返し回数メモリ２ｏはアドレス
カウンタ４１から与えられるアドレス信号によって続出
アドレスが規定される。

繰返し回数メモリ２０から続出される繰返し回数データ
はダウンカウンタ４２に取込まれる。ダウンカウンタ４
２はクロックＣＬＫの供給毎に１ずつ計数値が減少する
。４３はゼロ検出器を示す。

このゼロ検出器はダウンカウンタ４２の計数値がゼロに
なったことを検出し、その検出信号によってアドレスカ
ウンタ４１の計数値を＋１加算し、パターンメモリ１０
と繰返し回数メモリ２ｏのアドレスを＋１進める。これ
と同時にダウンカウンタ４２のロード端子ＬＯＡＤにロ
ード信号を与え、繰返し回数メモリ２０から続出された
次のアドレスの繰返しデータをダウンカウンタ４２に書
込む。

従って繰返し回数が１のときはダウンカウンタ４２は次
のクロックＣＬＫが供給されると計数値がゼロとなり、
このゼロ値がゼロ検出器４３で検出されてアドレスカウ
ンタ４１と繰返し回数メモリ２０のアドレスが＋１され
る。

このようにしてアドレスカウンタ４１はゼロ検出器４３
がゼロを検出する毎に＋１ずつ歩進し、パターンメモリ
１０と繰返し回数メモリ２０の続出アドレスを歩進させ
る。

パターンメモリ１０の続出出力は排他的論理和回路５０
の一方の入力端子に与えられる。図ではパターンメモリ
１０からパターンデータの中の１ビツトを読出す構成を
示しているが、実際はパターンメモリ１０から続出され
るパターン信号の全てのビットに対応して排他的論理和
回路５０が設けられる。

また排他的論理和回路５０にはＤ型フリップフロップ６
０が設けられる。つまり各ビットの出力側に接続した排
他的論理和回路５ｏの出力端子には回路５１を通じてＤ
型フリップフロップのデータ出力端子りを接続する。ま
たＤ型フリップフロップ６０の出力端子Ｑは排他的論理
和回路５ｏの他方の入力端子に接続する。

上述の構成においてパターン発生の開始に先だってＤ型
フリンプフロップ６ｏにリセット信号を与え、Ｄ型フリ
ップフロップ６ｏをリセットする。

このリセットによって第５図に示すようにパターン発生
の冒頭においてオールゼロの仮想パターンＰＫがＤ型フ
リップフロップ６ｏから排他的論理和回路５０の一方の
入力端子に与えられる。

この状態でパターンメモリ１ｏから第３図に示したアド
レスＯのパターンを与え、このパターンとオールＯのパ
ターンとの排他的論理和をとると、第５図にアドレス０
に示すパターンが生成される。

このパターンは第１図に示したアドレス０のパターンＰ
０に対応する。

Ｄ型フリップフロップ６ｏは次のクロックが与えられる
と排他的論理和回路５ｏがら出力されているパターンＰ
０を読込む。これと同時にパターンメモリ１０のアドレ
ス１から次のパターンが与えられる。パターンメモリｌ
Ｏのアドレスｌに記憶したパターンは第３図に示すよう
にオール０のパターンであるため排他的論理和回路５ｏ
がら先に出力したパターンと同一のパターンが出力され
る。

パターンメモリ１０から読出されるオールＯのパターン
は繰返し回数メモリ２０に繰返し回数が２として記憶さ
れているからパターンメモリ１０はアドレスが１に停止
したままＤ型フリンブフロップ６０は排他的論理和回路
５０の出カバターンを読込む。

排他的論理和回路５０の出カバターンは先に出力したパ
ターンと同じであるから次の出カバターンも同一パター
ンＰ０となる。

パターンメモリｌＯからオール０のパターンが２回出力
されると、次にパターンメモリ１ｏがらこのメモリ１０
のアドレス２に示すパターン（１１０１００００）が読
出される。

パターンメモリ１０のアドレス２に記憶したパターンと
Ｄ型フリップフロップ６０に収納したパターン（第５図
アドレス２に記憶したパターン）との排他的論理和をと
ると、第５図にアドレス３に示すパターン（０１０１１
０００）が得られる。

次のクロックのタイミングでＤ型フリップフロップ６０
は排他的論理和回路５０から出力されているパターン（
０１０１１０００）を読込む。よって排他的論理和回路
５０はパターンメモリ１０のアドレス３に記憶したパタ
ーン（０１００００００）　　と、先に出力したパター
ン（０１０１１０００）との排他的論理和をとる。

この結果は第５図にアドレス４に示すパターン（０００
１１０００）が出力される。パターンメモリ１０から出
力されるパターンは４回繰返して出力される。この結果
第５図にアドレス４，５゜６．７に示すパターンが生成
される。

この第５図に示した出カバターンは第１図に示したパタ
ーンと同一であり、発生したいパターンが生成された°
ことになる。

「発明の効果」 以上説明したようにこの発明によれば互に隣接するアド
レスに収納されたパターンの相互の排他的論理和をとっ
て一次変換し、その一次変換したパターンの中の同一パ
ターンを圧縮することにより、その圧縮量は一次変換前
に圧縮する場合と比較して大きい。つまりこの発明によ
るパターン圧縮方法によれば交互に同一パターンが繰返
される場合にはその一次変換パターンは同一パターンと
なるから、高い圧縮効果が得られる。

よってこの圧縮方法を用いたパターン発生装置は小さい
容量のパターンメモリによって構成することができる利
点が得られる。

【図面の簡単な説明】

第１図乃至第３図はこの発明のパターン圧縮方法を説明
するための図、第４図はこの発明のパターン発生装置の
実施例を説明するためのブロック図、第５図はこの発明
のパターン発生装置の動作を説明するための図、第６図
及び第７図は従来のパターン圧縮方法を説明するための
図である。

Claims (2)

【特許請求の範囲】
1. （１）発生すべきテストパターン信号の互に隣接するア
   ドレス相互のテストパターン信号の排他的論理和を求め
   て一次変換し、この一次変換したパターン信号をパター
   ンメモリに記憶すると共に一次変換したパターン信号の
   連続する同一パターンの繰返し回数を繰返し回数メモリ
   に記憶してパターン信号の数を圧縮するようにしたＩＣ
   試験用パターン信号圧縮方法。
2. （２）Ａ、発生すべきパターン信号の互に隣接するアド
   レス相互のテストパターン信号の排他的論理和を求めて
   一次変換し、この一次変換したパターンの中の同一パタ
   ーンが連続する部分を圧縮処理したパターン信号を記憶
   するパターンメモリと、 Ｂ、一次変換したパターン信号の連続する同一パターン
   の繰返し数を記憶する繰返し回数メモリと、 Ｃ上記パターンメモリから続出される一次変換されて圧
   縮処理したパターン信号の各ビットの論理値が一方の入
   力端子に与えられ、他方の入力端子にＤ型フリップフロ
   ップの出力が与えられ、発生すべきパターン信号を出力
   する排他的論理和回路と、 Ｄ、この排他的論理和回路から出力されるパターン信号
   を上記Ｄ型フリップフロップのデータ入力端子に与える
   回路と、 によって構成したＩＣ試験用パターン発生装置。