JPH02139988A - マルチプロセッサの実装構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、複数のプリント配線基板の各々に多数のＣＰ
Ｕが搭載されてマルチプロセッサが構成される場合の実
装構造に関する。

（ロ）従来の技術 一般に、ＣＰＵを複数個使用したマルチプロセッサのア
ーキテクチャには、ＣＰＵの数が２〜１６個程度と比較
的少なくて各ＣＰＵを互いにバス結合した方式のものと
、ＣＰＵの数が８〜数万個程度の多数使用する並列結合
方式の（のとがある。

特に、後者の方式は、Ｍ　Ｐ　Ｐ　Ｓ　（Ｍａｓｓｉｖ
ｅｌｙ　Ｐａｒａｌｌｅｌ　Ｐｒｏｃｅｓｓｉｎｇ　５
ｙｓｔｅａ＋）と称され、一つの処理を各ＣＰＵに分散
したり、個々のＣＰＵに専用の仕事をさせることにより
、処理の高速化が図れる等の利点がある。

ところで、上記のようなＭＰＰＳにおいては、すべての
ＣＰＵを互いにアクセスできるように接続する必要があ
る。その手段として、各ＣＰＵを他のすべてのＣＰＵに
個別に接続する方式があるが、この場合には、極めて多
数の接続ラインが必要となるため実用的でない。また、
リング結合の場合には、接続本数を少なくできるものの
、一つのＣＰＵから他のＣＰＵにデータを伝送する際に
、その中間に位置するＣＰＵが中継に拘わってくるため
、伝送に大きな伝播遅延を生じる欠点がある。

これに対して、第３図に示すように、各ＣＰＵを立１体
Ｑ、〜Ｑ、の各頂点に配置したハイパーキューブ結合方
式では、各ＣＰＵが他のＣＰＵに対して比較的短い経路
を通ってデータを伝送することができ、しかも、各ＣＰ
Ｕ間で接続される接続本数が少なくてすむという利点が
ある。このため、ＭＰＰＳのアーキテクチャでは、この
ハイパーキューブ結合方式が基本的に採用される。

ところが、実装技術上、−枚のプリント配線基板に配置
できるＣＰＵの数には自ら物理的な限界がある。そのた
め、多数のＣＰＵを実装するには、複数枚のプリント配
線基板を使用し、各プリント配線基板相互間を接続する
ことが必要となる。たとえば、第３図に示す３層の立法
体Ｑ、−Ｑ、ごとにプリント配線基板を設ける場合には
、第４図に示すように、３枚のプリント配線基板ＰＷＢ
、〜ＰＷＢ、が必要となり、各プリント配線基板ＰＷＨ
，−ＰＷＢ＋には８個のＣＰＵａ　ｔ〜ａｓが配置され
る。そして、中間のプリント配線基板ＰＷＢ。

に着目すると、第１層のプリント配線基板ＰｗＢ、と第
３層のプリント配線基板Ｐ　Ｗ　Ｂ　ｓに対して各々８
本の計１６本のＣＰＵ間接続のための結合線りが必要と
なる（これは、第３図における、破線で示す結合線に対
応する）。

（ハ）発明が解決しようとする課題 複数のプリント配線基板ＰＷＢ、〜Ｐ　Ｗ　Ｂ　＊間に
渡って配置された各ＣＰＵを相互に結合するには、プリ
ント配線基板ＰＷＢ、−ＰＷＢ、の縁部に設けたパター
ンコネクタ部８１〜ｇ３を図外のコンタクトにそれぞれ
挿着し、各コンタクト間をケーブルで互いに接続するこ
とが考えられる。

しかしながら、この場合には、−枚のプリント配線基板
Ｐ　Ｗ　Ｂ　ｔに１６本の結合線りが余分に出入りする
ので、ＩＥＥＥ（アメリカ電気電子学会）等の規格に適
合した汎用の内部バス（マルチパス、ＶＭＥバス、Ｎｕ
ババスＳ−１００バス等）をプリント配線基板に接続し
て使用といったことができなくなる。しかも、ケーブル
を使用′するとｃＰＵ間相互の配線が長くなるため、デ
ータ伝送速度が遅くなる等の不具合がある。

本発明は、このような事情に鑑みてなされたものであっ
て、マルチプロセッサ方式のコンピュータシステムにお
いて、隣り合う各プリント配線基板間のＣＰＵ相互の結
合を接続ケーブルを使用することなく直接行えるように
して、伝送の遅れを極力少なくし、しかも、ＣＰＵを搭
載したプリント配線基板のパターンコネクタ部には、規
格に適合した汎用性のある内部バスが接続できるように
することを目的とする。

（ニ）課題を解決するための手段 本発明では、上記の目的を達成するために、並列的に配
置される複数枚のプリント配線基板を備え、各プリント
配線基板上にはＣＰＵが搭載されてマルチプロセッサを
構成する場合の実装構造において、次の構成を採る。

すなわち、本発明では、各プリント配線基板ζこは、プ
リント配線基板間でのＣＰＵ相互の結合が必要な結合線
数と等しい数の光電変換素子が設けられ、これらの各光
電変換素子は、隣り合うプリント配線基板の対向面上に
おいて互いに対向配置されていることを特徴としている
。

（ホ）作用 上記構成によれば、プリント配線基板にまたがるＣＰＵ
間のデータ伝送は、光電変換素子を介して直接行われる
。したがって、ケーブルを使用する場合に比較して伝送
経路が短くなり、伝送の遅れが少ない。また、プリント
配線基板のパターンコネクタ部には他のプリント配線基
板上のＣＰＵとの結合のためのパスラインを設ける必要
がないため、規格に適合した汎用性のある内部バスを接
続できる。

（へ）実施例 第１図は本発明の実施例に係るマルチプロセッサの実装
構造を示す斜視図、第２図はその側面図である。

この実施例では、第３図に示すハイパーキュービック結
合方式を採用し、３層の立法体Ｑ、〜Ｑ３ごとにプリン
ト配線基板を設けるものとする。そのため、この実装構
造では、３枚のプリント配線基板ＰＷＢＩ〜Ｐ　Ｗ　Ｂ
　ｓを備え、各プリント配線基板ＰＷＢ、−ＰＷＢ３に
は８個のＣＰ　Ｕａ　ｔ〜ａ　ｓが配置される。そして
、各プリント配線基板ＰＷＢ１〜Ｐ　Ｗ　Ｂ　ａに搭載
されているＣＰＵａ＋〜ａ、は基板上において互いに所
要のパスラインｂで結合される。このパスラインｂは、
第３図において実線で示す結合線に対応する。

一方、各プリント配線基板Ｐ　Ｗ　Ｂ　ｉ〜ＰＷＢｓに
は、プリント配線基板間でＣＰＵ相互の結合が必要な結
合線数と等しい数（本例では表側と裏側にそれぞれ８個
）の光電変換素子Ｃ１〜Ｃ６、ｄ、−ｄ、が設けられて
いる。この各光電変換素子Ｃ４〜Ｃ６、ｄ、−ｄ、の数
は、第３図における破線で示す結合線の本数に対応する
。そして、これらの各光電変換素子ｃ　、ｘｃ　、、ｄ
、−ｄ、が隣り合うプリント配線基板Ｐ　Ｗ　Ｂ　＋と
ＰＷＢ、、Ｐ　Ｗ　Ｂ　＊とＰ　Ｗ　Ｂ　ｓの対向面上
において互いに対向配置されている。

各光電変換素子Ｃ，”−Ｃ，、ｄ、〜ｄ、は、送信部と
受信部からなり（図示省略）、互いに対向する光電変換
素子の一方の送信部から出た光が他方の受信部で受信さ
れる。また、各光電変換素子Ｃ０〜Ｃ，、ｄｌ−ｄ、は
同一基板上に搭載された所定のＣＰＵに接続されている
。このため、プリント配線基板ＰＷＢ、〜ＰＷＢ、＋に
またがるＣＰＵ間のデータ伝送は、光電変換素子Ｃ，Ｗ
Ｃ，、ｄ、〜ｄ、を介して直接行われることになる。

なお、ｇ、〜ｇ３はプリント配線基板ＰＷＢ、〜ＰＷ　
Ｂ　ｓの縁部に設けられたパターンコネクタであり、こ
のパターンコネクタｇ１〜ｇ、は、一般の規格に適合し
た内部バスを接続するように配線されている。

上記の実施例では、一つのキャビネットに収納されてい
るプリント配線基板Ｐ　Ｗ　Ｂ　＋〜ＰＷＢ３のＣＰＵ
相互間の結合についての場合であるが、つのキャビネッ
トのプリント配線基板のＣＰＵをを他のキャビネットに
収納されているプリント配線基板のＣＰＵと結合する必
要がある場合には、たとえば、一つのプリント配線基板
Ｐ　Ｗ　Ｂ　＋の表面側に設けられた光電変換素子Ｃ，
”−Ｃ，に光ファイバｆを接続することにより実現する
ことができる。

さらに、発光素子に光の放射角が狭いレーザ素子を使用
し、中間に存在するプリント配線基板の穴を通してデー
タを送受信することもできる。この場合には、規格のあ
るパスラインを使用する一方で、規格にない信号の取り
扱いが可能となる。

（ト）効果 本発明によれば、マルチプロセッサ方式のコンピュータ
システムにおいて、隣り合う各プリント配線基板間のＣ
ＰＵ相互の結合は、接続ケーブルを使用することな（直
接光電変換素子を介して行えるので、伝送の遅れは殆ど
ない。また、プリント配線基板のパターンコネクタ部に
は他のプリント配線基板上のＣＰＵとの結合のためのパ
スラインを設ける必要がないため、規格に適合した内部
バスを接続することができるため、汎用性のあるものと
なる。

【図面の簡単な説明】

第１図および第２図は本発明の実施例を示すもので、第
１図はマルチプロセッサの実装構造を示す斜視図、第２
図はその側面図である。 第３図はハイパーキュービック結合方式の説明図である
。 第４図は従来のマルチプロセッサの実装構造を示す斜視
図である。 ＰＷＢ、−ＰＷＢ３・・・プリント配線基板、ａｌ〜ａ
　＠−ＣＰ　Ｕ、　ｂ−・・パスライン、ｃ　、”−ｃ
　、、ｄ１〜ｄ８・・・光電変換素子。

Claims (1)

【特許請求の範囲】
1. （１）並列的に配置される複数枚のプリント配線基板を
   備え、各プリント配線基板上にはＣＰＵが搭載されてマ
   ルチプロセッサを構成する場合の実装構造であって、 各プリント配線基板には、プリント配線基板間でＣＰＵ
   相互の結合が必要な結合線数と等しい数の光電変換素子
   が設けられ、これらの各光電変換素子は、隣り合うプリ
   ント配線基板の対向面上において互いに対向配置されて
   いることを特徴とするマルチプロセッサの実装構造。