JPH0214090U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案に係る世界時計の配線を示す図
、第２図は従来の世界時計における配線を示す図
。 １０…制御部、１２…共通電源、１６，１８…
断続スイツチ、４０，６０，８０，１００…時計
体、４２，６２，８２，１０２…時計回路、４４
，６４，８４，１０４…クロツク回路、４８，６
８，８８，１０８…記憶回路、５０，７０，９０
，１０３…ゲート回路、５２，７２，９２，１１
２…スイツチ回路。

Claims (1)

1. 【実用新案登録請求の範囲】 単独に時刻を計時する複数個の時計体によつて
   各地の時刻を表示する世界時計において、 第１の断続スイツチと第２の断続スイツチとを
   有する制御部を設け、 前記第１の断続スイツチの操作に応答してデー
   タ入力側に入力されるデータ信号を出力する記憶
   回路と、該記憶回路の出力により開閉されるゲー
   ト回路及び記憶回路の出力により入力端子を接地
   し得るスイツチ回路と、を前記各時計体に組み込
   み、 各時計体に組み込まれた各スイツチ回路におけ
   る入力端子の全てを１つの時計体に組み込まれた
   記憶回路のデータ入力端子に接続すると共に該デ
   ータ入力端子をプルアツプし、この記憶回路の出
   力端子を別の時計体に組み込まれた記憶回路のデ
   ータ入力端子に接続し、更にこの記憶回路の出力
   端子を別の時計体に組み込まれた記憶回路のデー
   タ入力端子に接続するという様に順次接続して各
   時計体に組み込まれた記憶回路を直列に接続する
   ものとし、 前記第２の断続スイツチを操作することにより
   出力される修正操作信号を各時計体に組み込まれ
   た各ゲート回路を介して各時計体におけるクロツ
   ク回路の共通入力とする様に第２の断続スイツチ
   の一端を全てのゲート回路に接続した ことを特徴とする世界時計。