JPH02140979A - 改良型ｅｓｄ低抵抗入力構成体 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は集積回路に関するものであって、更に詳細には
、静電放電（ＥＳＤ）によって発生される損傷によって
悪影響を受けることがない入力構成に関するものである
。

従来技術 半導体装置及び集積回路は、特に、静電放電によって損
傷を受ける可能性が高い。静電放電即ちＥＳＤは多数の
発生源によって発生するが、その主な発生源は集積回路
を取扱う人間によって発生される静電気である。人間が
、数百ボルト又は数千ボルトの電位へ静電気で充電され
ていることは珍しいことではない。この様な電位に充電
されている人間が集積回路に触れると、集積回路が損傷
される場合がある。これは、製造及び搬送システムにお
いて深刻な問題を発生する場合があり、歩留りが減少さ
れる。多分、より深刻な問題は、テストの後に何れかの
パーツが破壊され、その様な欠陥商品がエンドユーザへ
到達する可能性があるということである。

第１図は、集積回路において使用されている典型的な従
来の入力保護装置である。第１図に示した如く、集積回
路は、入力ビン２１及び入力バッファ回路２３を有して
いる。使用される入力バッファ２３のタイプに拘らず、
例えば静電放電即ちＥＳＤパルスが印加されることなど
により入力バッファ２３が損傷されると半導体装置は機
能障害を起こす。入力ビン２１へのＥＳＤパルスの印加
期間中に伝達される電流は、典型的に、ミリアンペアの
程度であり、それは典型的な従来の入力バッファを破壊
するのに十分な電流である。

ＥＳＤによって発生される損傷を減少する試みきして、
第１図の従来回路は、ショットキーダイオード２２を有
しており、そのカソードはノード２７を介して入力ビン
２１へ接続しており、且つそのアノードは接地接続して
いる。この様に、真向ＥＳＤパルスが入力ビン２１へ印
加されると、ショットキーダイオード２２がターンオン
し、接地から入力ビン２１への電流を導通させる。この
ことは、入力電圧を所定の負の電圧（典型的に、６Ｖ）
へクランプし、その際にノード２７上の電圧が損傷レベ
ルへ上昇することを許容することなしにＥＳＤパルスを
放電させる。しかしながら、ショットキーダイオード２
２は大きな大きさ（約６０００Ｖ程度の高さの場合であ
ることが多い）負のＥＳＤパルスを放電することに極め
て効果的であるが、入力バッファ２３を正のＥＳＤパル
スに起因する損傷から保護することはそれ程効果的では
ない。

入力ビン２１へ印加される正のＥＳＤパルスがショット
キーダイオード２２のブレークダウン電圧（典型的に２
０ｖ）を越える場合、逆ブレークダウンが発生し、ＥＳ
Ｄパルスは入力ビン２１がら接地へ放電される。正のＥ
ＳＤパルスが約２００ｖより大きな大きさを持っている
場合、比較的大きな量のパワーがショットキーダイオー
ド２２によって散逸され、その際にショットキーダイオ
ード２２のカソードを接地へ短絡させることによってシ
ョットキーダイオード２２を破壊する。これが発生する
と、入力ビン２１は実効的に接地へ接続されることにな
るので、集積回路は破壊される。従って、ショットキー
ダイオード２２は負のＥＳＤパルスに起因する入力バッ
ファ２３の損傷を防止することに貢献するが、それはあ
る正のＥＳＤパルスによって損傷される場合がある。

従って、正向ＥＳＤパルスをＶ。Ｃヘシャントさせるこ
とが望ましい。１２かしながら、アノードを入力端子２
１へ接続しており且っカソードをＶＣＣへ接続している
ダイオードを使用することによって入力端子２１をクラ
ンプすることにより正のＥＳＤパルスをＶＣＣヘシャン
トしないことが望ましい。この様なりランプ技術は、Ｖ
ＣＣよりも一層大きな入力電圧を使用することを防１に
し、且つテストモードに入るためにこの様に高い電圧に
応答する入力回路２３を構成することが望ましいことが
しばしばある。換言すると、多くの集積回路装置は、エ
ンドユーザには知られないまま、選択した入力ビン上に
Ｖ。Ｃよりも大きな入力電圧を与えることによって特定
のテストを実施することを製造業者に可能とするような
態様で構成されている。

これらの電圧は、約１１乃至１４Ｖから、完全な軍事温
度範囲及びＶＣＣに対する電圧レベルに渡っており、付
加的な人力ビンを必要とすることなしに半導体装置に関
して付加的なテストを行なうことを可能としている。入
力ビン２１をショットキーダイオードによってｖｃｃへ
簡単にシャントさせることができない更に別の理由とし
ては、大きなシステムにおいては、電源電圧Ｖ（（を接
地へ低下させることによって使用されない場合にあるパ
ーツをパワーダウンさせることがしばしばある。この場
合、パワーダウンさせた装置の人力ピンへ接続されてい
るバス上に表われる信号は、パワーダウンさせた装置の
ＶＣＣｓ即ちＯＶヘシャントされることとなる。従って
、パワーダウンさせた装置は、その入力ビンが接続され
ているバス全体を不使用状態とさせ、明らかに好ましか
らざる状態を発生させる。

入力バッファに対するＥＳＣ損傷を防止するための別の
従来技術を第２ａ図の概略図に示しである。入力保護回
路３０は、入力ビン３１へ接続されており、入力ビン３
１へ印加されるＥＳＤパルスを放電すべく機能し、その
際に入力バッファ３３へのＥＳＤ損傷が発生することを
防止している。

ショットキーダイオード２２は、第１図に関して前に説
明した如く、真向ＥＳＤパルスに対する保護を与えてい
る。第２ａ図に示した如く、人力ビン３１はノード３７
を介してｖｃｃ端子３８へ接続している。ＮＰＮ　トラ
ンジスタ３４が、ＶＣｏ端子３８とノード３７との間に
おいてダイオード３５及び３６と直列に接続されている
。ＮＰＮ）ランジスタ３４のコレクタ及びベースは、Ｎ
ＰＮトランジスタ３４によって約６ｖのブレークダウン
電圧を持ったツェナーダイオードを形成させるために、
共通接続させている。正のＥＳＤパルスが人力ビン３１
へ印加されると、ダイオード３５及び３６は順方向バイ
アスされ、且つトランジスタ３４のエミッタ・ベース接
合は、約６ｖのツェナー電圧においてツェナーブレーク
ダウンを経験する。

この場合、入力ピン３１からｖｃｃ端子３８へ電流が流
れ、その際にＥＳＤパルスを放電させ且つ入力バッファ
３３へ印加される電圧をＶ。Ｃ（典型的に１４■）＋ダ
イオード３５及び３６の順方向バイアス電圧降下（典型
的に各々約０．８５Ｖ）＋トランジスタ３４のエミッタ
・ベースブレークダウン電圧（ツェナー電圧、典型的に
６Ｖ）に等しい電圧、即ち全部で約２１．７Ｖの電圧へ
制限させる。エミッターベースブレークダウンが発生す
ると、ダイオード３５及び３６及びトランジスタ３４は
入力ピン３１とＶ。Ｃ端子３８との間に抵抗経路を提供
し、その際にＥＳＤパルスに対する放電経路を与える。

入力ビン３１上の電圧とダイオード３５及び３６及びト
ランジスタ３４によって形成される経路を介しての電流
との間の関係を第６図においてライン６ａで示しである
。重要なことは、この経路によって提供される抵抗は比
較的大きく、従って大きなＥＳＤパルスに対し入力バッ
ファ３３によって受取られる電圧において付随的な増加
が発生する。この様な従来技術の回路は、最大的１００
０　ＶのＥＳＤパルスに対しショットキーダイオード２
２に対する損傷を防止する上で有用であることがわかっ
た。しかしながら、このレベルのＥＳＤパルスを越える
場合、第２ａ図の回路の比較的高い抵抗は、ノード３７
上へ過剰な電圧が与えられることを可能とし、ショット
キーダイオード２２が損傷される場合がある。

第２ｂ図は第２ａ図の従来の回路に対する典型的なレイ
アウトを示している。メタル相互接続３８は第２ａ図の
Ｖ。Ｃ端子３８として機能し、トランジスタ３４のコレ
クタ・ベース領域３４ａへのコンタクト３４ｃを持って
いる。メタル相互接続４０は、トランジスタ３４のエミ
ッタ３４ｂを、エミッタコンタクト３４ｄを介して、ダ
イオード３５のカソード３５ａへ接続している。別のメ
タリゼーション相互接続４１が、ダイオード３５のアノ
ード３５ｂをダイオード３６のカソード３６ａへ接続し
ている。更に別のメタル相互接続３７が、ダイオード３
６のアノード３６ｂを入力ピン３１及び入力バッファ３
３へ接続している。しかしながら、この従来技術のレイ
アウトは、かなりの量の装置及びコンタクト抵抗を発生
させる。

従来、本発明者らは、ＥＳＤによって発生される損傷か
ら集積回路の入力回路を保護するための条件について研
究を重ねてきた。入力構成は集積回路の出力構成よりも
ＥＳＤによる損傷によって著しく影響を受けるものであ
ることが広く認識されている。第３図は、入力端子ｌｌ
上でデジタル信号を受取り且つ出力端子１９上にＴＴＬ
レベルの出力信号を供給する典型的なＴＴＬ出力バッフ
ァを概略示している。ショットキーダイオード２１は、
出力端子１９上に表われる真向ＥＳＤパルスをクランプ
すべく貢献する。この様な出力構成は、しばしば４００
０Ｖを越える場合がある非常に高い正のＥＳＤ電圧に耐
えることが可能である。

その理由は、出力端子１つへ印加される正のＥＳＤパル
スの場合、プルダウントランジスタ１６はＢＶＣＥＸモ
ードでブレークダウンするからである。

公知の如く、バイポーラトランジスタのコレクタ・エミ
ッタ接合は、逆バイアスしたコレクタ・ベース接合を横
断して流れる洩れ電流に応答してトランジスタがターン
オンし、その洩れ電流が前記トランジスタをターンオン
させるのに十分になると、「ブレークダウン」する。当
然、ベースに関してコレクタ電圧が高ければ高いほど、
洩れ電流は一層高く、従ってコレクタ・エミッタの「ブ
レークダウンｊの発生の蓋然性が高まる。コレクタ・エ
ミッタの「ブレークダウン」を発生させることなしにコ
レクタへ印加させることが可能な電圧を決定する上で、
ベースの終端方法が重要である。この種々の終端方法を
第３ａ図乃至第３ｄ図に示しである。当然、該トランジ
スタのベースが接地へ短絡される場合（ＢＶＣＥＳ）　
、コレクタ・ベース洩れ電流は接地ヘシャントされるの
で、最も高いコレクタ・エミッタブレークダウン電圧が
得られる。ベースをフローティング即ち［オープンｊと
させた場合（ＢＶＣＥＯ）　、コレクタ・ベース洩れ電
流の全てが該トランジスタをターンオンする傾向となる
ベース・エミッタ電流を形成するために使用可能である
ので、最も低いコレクタ・エミッタブレークダウン電圧
が発生する。これら二つの限界値の間のどこかにトラン
ジスタのベースが接地への抵抗で終端される場合（ＢＶ
ＣＥＲ）があり、又ベースが別の機構を介して終端され
る場合（ＢＶＣＥＸ）　、例えば第３ｄ図に示した如く
、ベースがショットキーダイオードと直列接続された抵
抗を介して終端される場合がある。

しかしながら、本発明以前においては、ＢＶＣＥＸブレ
ークダウン特性を示す入力構成は知られておらず、且つ
入力段においてＢＶＣＥＸブレークダウンを使用するこ
との利点は知られていない。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、入力回路を正向ＥＳ
Ｄパルスから実効的に保護するこ止が可能な新規な入力
保護回路乃至は構成を提供することを目的とする。

構成 本発明の入力保護回路乃至は（Ｒ成は、減少したベータ
値を持ったトランジスタを有しており、それは入力ピン
とＶＣＣとの間において１個又はそれ以上のダイオード
と直列に接続されている。一実施例においては、その減
少したベータ値を持ったトランジスタは、ヒユーズ装置
と同一の態様で構成される。その構成は、その構成自身
の中に金属相互接続を必要とすることなしに集積化した
態様で形成され、従ってＥＳＤパルスを一層効果的に放
電させるためにインピーダンスを減少させており、−万
乗積回路における占有面積を最少とし、従って最少のコ
ストで製造することを可能としている。

本発明の一実施例に基づいて構成される回路は、入力信
号を受取るための入力端子と、第一供給電圧を受取るた
めの第一供給端子と、前記入力端子上の電圧レベルが第
一極性における所定の大きさを越えることがないように
前記入力端子上の電圧レベルをクランプするための第一
クランプ回路とを有しており、前記第一クランプ回路が
前記入力端子と前記第一供給端子との間に接続されてお
り、前記第一クランプ回路が前記第一供給端子へ接続さ
れた第一電流取扱端子と前記入力端子へ接続された第二
電流取扱端子を具備しており減少したベータ値を持った
バイポーラトランジスタを有することを特徴としている
。

実施例 第４図は本発明の一実施例に基づいて構成された入力保
護回路の概略図である。所望により第１図の回路に関し
て前に説明した如く、負のＥＳＤパルスに対し保護を与
えるためにショットキーダイオード１４０が使用される
。しかしながら、正のＥＳＤパルスに起因する損傷に対
する保護を与えるために、ダイオード３２と共にヒユー
ズ装置４９を入力ピン４１とＶＣＣ端子４８との間に接
続させる。従来技術と異なり、本発明に基づいて、約８
Ｖのブレークダウン電圧を有するヒユーズ装置４９を使
用する。可及的に低い入力ブレークダウン電圧を与える
ことが望ましいが、次式に示す如く、入力端子４１へ印
加される最大電圧入力信号よりも多少大きなものである
ことが望ましい。

ｖＣＬ″″Ｖ３２＋Ｖ４９＋ｖＣＣ 尚、ＶＣｔ、−人力クランプ電圧 Ｖ３２−ダイオード３２を横断する順方向バイアス電圧
降下（約０．８Ｖ） Ｖ２Ｏ−装置４９を横断する電圧降下 ＶＣＣ一端子４８へ印加される供給電圧（典型的に４．
５Ｖλ噸宜Ｎ） 従って、１２Ｖの最大所望入力信号電圧に対しては、以
下の如くなる。

Ｖ＜＊＝Ｖｃｔ、−０，８Ｖ−４，５Ｖ尚、ＶｃＬは約
１３Ｖへ設定され、■つＶ２Ｏは約７゜７■である。

入力ピン４１を約１３Ｖの電圧へクランプさせることに
よって、正のＥＳＤパルスに対する保護が与えられ、一
方ある製造業者のテストモードへ入るために、ｖｏｏを
越える電圧（本例においては、最大約１２ｖ）を入力ピ
ン４１が受取ることを可能としている。更に、入力ピン
４１上に表われるＴＴＬレベルをＯＶヘクランプさせる
ことなしに、ＶＣＣ端子４８をＯＶヘパワーダウンさせ
ることが可能である。

本実施例をその他のヒユーズ装置、例えばプログラム可
能な論理装置、又はプログラム可能なメモリなどのよう
な装置を有する回路において使用する場合、ヒユーズ４
９はプログラム可能な（書込み可能）ヒユーズ装置と同
一の態様で製造することが可能である。しかしながら、
好適実施例においては、ヒユーズ４９は、ｖＣＣ端子４
８へ放電されるＥＳＤパルスに対しより低いインピーダ
ンスを与え、且つＥＳＤパルスの放電期間中ヒユーズ４
９に対する損傷の蓋然性を最少とするために、ヒユーズ
４９はプログラム可能な（書込み可能）ヒユーズ装置よ
りも大型に構成される。例えば、一実施例においては、
装置の他の部分において使用されるプログラム可能なヒ
ユーズは、プログラムモードの期間中短絡されるために
約５０ｍＡを必要とし、一方ヒユーズ装置４９は短絡さ
れるために１５０乃至２００ｍ、Ａを必要とするように
構成される。このことは、ヒユーズ装置４９により低い
インピーダンスを与え、且つヒユーズ装置４９がＥＳＤ
パルスの放電期間中に損傷を受ける可能性をより低いも
のとしている。

所望により、上述した実施例に対し、８■以上のブレー
クダウン電圧を有する限り、ヒユーズ４９以外の装置を
使用することも可能である。例えば、第５図は第４図の
ヒユーズ装置４９の代わりに使用することが可能な別の
回路４つを示している。第５図を参照すると、別の回路
４９はＮＰＮトランジスタ４９ａを有しており、そのベ
ースは終端抵抗４９ｂを介してそのエミッタへ接続して
いる。トランジスタ４９ａのベース及びエミッタをこの
様に接続することにより、トランジスタ４９ａのベータ
値は、従来公知の如く、実効的に減少される。所望のブ
レークダウン電圧を達成するために、減少したベータ値
を持ったトランジスタを提供することが重要である。

本発明の一実施例においては、インピーダンスは従来技
術のクランプ装置の１／３に過ぎない。

更に、第４図を参照すると、ヒユーズ装置４９（又は、
第５図に示した如き別の装置）をダイオード３２と集積
化させて二次元装置を形成することにより、入力ピン４
１からＶＣＣ端子４８への全インピーダンスは、装置４
９と３２とが別々に構成され金属相互接続及びコンタク
トによって相互接続される構成の場合と比較して、約５
０％減少される。この様なＥＳＤパルスを放電させるこ
とを意図した構成において、ＥＳＤパルスの迅速な放電
を与え且つＥＳＤ電圧が高電位に止どまることを防止す
るために、低インピーダンスを有することは極めて重要
である。更に、インピーダンスを減少させることの別の
効果として、構成要素３２及び４９を集積化することに
より、各入力保護構成に対し集積化表面積が約７５％節
約される。

多くの集積回路が１００個又はそれ以上の入力ピンを有
しており、その各々がそれ自身の入力保護構成を有して
いることを考えると、本発明を使用して集積回路の表面
積が節約されるということは極めて効果的である。

本発明の一実施例は、２０００Ｖを越える正のＥＳＤパ
ルスに対する保護を与えている。

第６図は典型的な従来の回路（ライン６　ａ　ｓ約１２
０Ω）と比較した、本発明（ライン６ｂ、約３０Ω）に
基づいて構成された回路の電圧対電流特性の比較を示し
ている。ライン６ｂの傾斜が増加されているのは、従来
の回路と比較して、本発明に基づいて構成された回路の
インピーダンスが低下されている結果である。この勾配
の増加は、より低いインピーダンスのＥＳＤ放電経路に
よってより大きなりランプ降下が得られることを表わし
ている。

第７図は、第４図の回路の一部であり、吐っそれを二つ
の集積化していない構成要素として且つ単一の集積化し
た構成要素として実施した場合の概略図である。

第８ａ図及び第８ｂ図は、半導体装置として構成した本
発明構成の一実施例の拡散層及び金属配線を著しく拡大
して表わした説明図である。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は真向ＥＳＣパルスに対する入力回路保護を与え
る従来技術を示した概略図、第２ａ図は正及び負のＥＳ
Ｄパルスの両方に対する保護を与える従来技術の回路を
示した概略図、第２ｂ図は第２ａ図の回路のレイアウト
の概略平面図、第３図は従来の典型的なＴＴＬ出力バッ
ファの概略図、第３ａ図乃至第３ｄ図はバイポーラトラ
ンジスタのベースを終端させる種々の方法を示した各概
略図、第４図は本発明に基づいて構成された入力保護回
路の一実施例を示した概略図、第５図は第４図の回路に
使用する別の構成を示した概略図、第６図は本発明に基
づいて構成された第４図の回路及び第２ａ図の従来回路
に対するＩＶ特性を示したグラフ図、第７図は第４図の
回路の一部を個別的な装置として実施した場合及び単一
の集積化した装置として実施した場合を示した概略平面
図、第８ａ図は本発明の一実施例の拡散層を示した概略
平面図、第８ｂ図は第８ａ図に示した本発明の実施例に
おいて使用した金属相互接続を示した概略平面図、であ
る。 ３２　： ４１　： ４８　： ４９　： １４０　： （符号の説明） ダイオード 入力ピン ＶＣＣ端子 ヒユーズ装置 ショットキーダイオード

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受取るための入力端子、第一供給電圧を
   受取るための第一供給端子、前記入力端子上の電圧レベ
   ルが第一極性における所定の大きさを越えることがない
   ように前記第一端子上の電圧レベルをクランプするため
   の第一クランプ回路、を有しており、前記第一クランプ
   回路は前記第一端子と前記第一供給端子との間に接続さ
   れており、前記第一クランプ回路が前記第一供給端子へ
   接続されている第一電流取扱端子及び前記入力端子へ接
   続されている第二電流取扱端子を具備しており減少され
   たベータ値を持ったバイポーラトランジスタを有するこ
   とを特徴とする回路。 ２、特許請求の範囲第１項において、前記第二電流取扱
   端子がダイオードを介して前記入力端子へ接続されてい
   ることを特徴とする回路。 ３、特許請求の範囲第１項において、前記減少されたベ
   ータ値を持ったバイポーラトランジスタがヒューズ装置
   として構成されていることを特徴とする回路。 ４、特許請求の範囲第３項において、前記ヒューズ装置
   が、低インピーダンスを持ち且つ約１５０乃至２００ｍ
   Ａの範囲内での電流取扱能力を持つように構成されてい
   ることを特徴とする回路。 ５、特許請求の範囲第１項において、前記減少したベー
   タ値を持ったバイポーラトランジスタが、前記第一及び
   第二電流取扱端子の一つとして機能するエミッタ、前記
   第一及び第二電流取扱端子の他方として機能するコレク
   タ、ベース、及び前記ベースと前記エミッタとの間に接
   続されている電流取扱経路、を有することを特徴とする
   回路。 ６、特許請求の範囲第５項において、前記電流経路が抵
   抗であることを特徴とする回路。 ７、特許請求の範囲第１項において、前記第一電流取扱
   端子がバイポーラトランジスタのエミッタであり、且つ
   前記第二電流取扱端子がバイポーラトランジスタのコレ
   クタであることを特徴とする回路。 ８、特許請求の範囲第７項において、前記バイポーラト
   ランジスタがＮＰＮトランジスタであることを特徴とす
   る回路。 ９、特許請求の範囲第１項において、前記第一クランプ
   回路が正向パルスから前記入力端子をクランプすべく機
   能することを特徴とする回路。 １０、特許請求の範囲第１項において、前記第一極性と
   反対の第二極性での前記入力端子における電圧レベルを
   クランプするための第二クランプ回路が前記入力端子と
   第二供給端子との間に接続して設けられていることを特
   徴とする回路。 １１、特許請求の範囲第２項において、前記減少したベ
   ータ値を持ったバイポーラトランジスタ及び前記ダイオ
   ードが金属コンタクトを使用することなしに集積化した
   態様で構成されていることを特徴とする回路。 １２、特許請求の範囲第２項において、前記第一供給電
   圧が約４．５Ｖであり、前記第一クランプ回路が約７．
   ７Ｖのクランプ電圧を持っており、前記ダイオードが約
   ０．８Ｖの電圧降下を与えており、前記入力端子上の前
   記電圧レベルが約１３Ｖへクランプされることを特徴と
   する回路。 １３、入力信号を受取るための入力端子、第一供給電圧
   Ｖｃｃを受取るための第一供給端子、第二供給電圧を受
   取るための第二供給端子、第一極性の入力信号を所望の
   レベルＶ＿Ｃ＿Ｌへクランプするために前記入力端子と
   前記第一供給端子との間に接続されている第一クランプ
   回路、を有しており、前記第一クランプ回路が、前記入
   力端子が前記第二供給電圧へ接続される場合に前記人力
   端子と前記第一供給端子との間において電流が流れるこ
   とを防止するために前記第一端子と前記第一供給端子と
   の間に接続されているダイオードと、次式の如く入力端
   子クランプ電圧を与えるために前記ダイオードと直列接
   続されており減少したベータ値を持ったトランジスタを
   具備するクランプ手段とを有することを特徴とする回路
   、 Ｖ＿Ｃ＿Ｌ＝Ｖ＿Ｄ＋Ｖ＿Ｔ＋Ｖ＿Ｃ＿Ｃ、尚、Ｖ＿Ｃ
   ＿Ｌ＝入力端子クランプ電圧 Ｖ＿Ｄ＝前記ダイオードの順方向バイアス電圧降下 Ｖ＿Ｔ＝前記クランプ手段における電圧降下Ｖ＿Ｃ＿Ｃ
   ＝前記第一供給電圧。 １４、特許請求の範囲第１３項において、前記減少され
   たベータ値を持ったバイポーラトランジスタがヒューズ
   装置として構成されていることを特徴とする回路。 １５、特許請求の範囲第１４項において、前記ヒューズ
   装置が、低インピーダンスを持っており且つ約１５０乃
   至２００ｍＡの範囲内の電流取扱能力を持つように構成
   されていることを特徴とする回路。 １６、特許請求の範囲第１３項において、前記減少した
   ベータ値を持ったバイポーラトランジスタが、前記第一
   及び第二電流取扱端子の一方として機能するエミッタ、
   前記第一及び第二電流取扱端子の他方として機能するコ
   レクタ、ベース、前記ベース及び前記エミッタの間に接
   続されている電流取扱経路、を有することを特徴とする
   回路。 １７、特許請求の範囲第１３項において、前記電流経路
   が抵抗であることを特徴とする回路。 １８、特許請求の範囲第１３項において、前記第一電流
   取扱端子がバイポーラトランジスタのエミッタであり、
   且つ前記第二電流取扱端子がバイポーラトランジスタの
   コレクタであることを特徴とする回路。 １９、特許請求の範囲第１８項において、前記バイポー
   ラトランジスタがＮＰＮトランジスタであることを特徴
   とする回路。 ２０、特許請求の範囲第１３項において、前記第一クラ
   ンプ回路が正向パルスから前記入力端子をクランプする
   ように機能することを特徴とする回路。 ２１、特許請求の範囲第１３項において、前記第一極性
   と反対の第二極性における前記入力端子上の電圧レベル
   をクランプするための第二クランプ回路が前記入力端子
   と第二供給端子との間に接続して設けられていることを
   特徴とする回路。 ２２、特許請求の範囲第１３項において、前記減少した
   ベータ値を持ったバイポーラトランジスタ及び前記ダイ
   オードが金属コンタクトを使用することなしに集積化し
   た態様で構成されていることを特徴とする回路。