JPH02141858A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明け、ＤＭＡ　（ダイレクト・メモリ・アクセス）
コントローラにかかるものであり、特に連続してＤＭＡ
転送が行なわれるような場合に好適なりＭＡシコンロー
ラに関するものである。

［従来の技術］ ＤＭＡは、周知のように、ＣＰＵ　（セントラル・プロ
セシング・ユニット）の周辺に配置されたメモリと他の
Ｉ　１０ｎ！ｉ器、またはメモリとメモリとの間におい
て、ＣＰＵを介さずに直接データ転送を行なう動作であ
る。この動作は、通常ＤＭＡコントローラでハード的に
行なわれる。

第６図には、このようなりＭＡシコンローラの従来の動
作が示されている。同図において、（Ａ）は外部からの
ＤＭＡ要求信号ＤＲＥＱ、＋８）はバスの管理を行なっ
ているバスマスタとしてＤＭＡコントローラが動作する
ための明け渡し要求信号ＨＡＬＴ、（Ｃ１はバスがＤＭ
Ａコントローラに明け渡されていることを示す明け渡し
信号ＨＡＣＫ、（Ｄｌ　はＤＭＡ転送が行なわれている
ことを示すＤＭＡ転送信号ＤＡＣＫであり、更に（Ｅｌ
にはバスマスタが何れであるかが示されている。

最初に１時刻ｔｌにおいて、ＤＭＡコントローラに外部
からＤＭＡ要求信号ＤＲＥＱが人力されたとする（同図
＋ＡＩ　Ｉ照）　これを受けてＤＭＡコントローラでは
、時刻ｔ２において明け渡し要求信号ＨＡＬＴが出力さ
れ（同図ＴＢ）参照）、アービタ（例えばＣＰＵに内蔵
されている）に対してバス管理の明け渡し要求が行なわ
れる。すると、アービタから時刻ｔ３において明け渡し
信号ＨＡＣＫがＤＭＡコントローラに入力され（同図（
（：ｌ　参照）、アービタによって管理されていたバス
のＤＭＡコントローラに対する明け渡しが行なわれる。

従って、この時点から、バスマスタはＤＭＡコントロー
ラとなる（同図ｆＥｌ　を照）。

次に、バスマスタとなったＤＭＡコントローラでは、時
刻ｔ４においてＤＭＡ転送信号ＤＡＣＫが外部に出力さ
れ、ＤＭＡ転送が開始されることとなる（同図ｆＤｌ参
照）、外部では、このＤＭＡ転送信号ＤＡＣＫの入力に
よって、自己のＤＭＡ転送要求が受は付けられたものと
判断され１時刻ｔ５においてＤＭＡ転送要求信号ＤＲＥ
Ｑの出力が停止されることとなる（同図（Ａｌ参照）、
このＤＭＡ転送要求の停止は、外部の回路の責任におい
て行なわれる。

この場合において、通常は、ＤＭＡ転送開始から時刻ｔ
５のＤＭＡ転送要求取り下げまでの最大時間Ｔｍａｘが
規定されており、ＤＭＡ転送信号ＤＡＣＫは、かかる最
大時間Ｔｍａｘ以上経過した時刻ｔ６の時点で反転して
ＤＭＡが終了することとなる（同図ｉＤｌ参照）。

以上の動作の後、バスを解放するため、時刻ｔ７におい
てＤＭＡコントローラにより明け渡し要求信号ＨＡＬＴ
の取り下げが行なわれる（同図（Ｂ）　Ｉ照）、これを
アービタが受けると１時刻ｔ８において明け渡し信号Ｈ
ＡＣＫの反転が行なわれ（同図（Ｃ１参照）、バスマス
タがＤＭＡコントローラから他のものに移ることとなる
（同図ｆＥｌ参照）。

これで−回のＤＭＡ転送動作が終了する。従って、時刻
ｔ９でＤＭＡ要求があれば、上述した時刻１１からｔ９
までの動作が再び繰り返される。

［発明が解決しようとする課題］ 以上のように、従来のＤＭＡコントローラにおいては、
外部からのＤＭＡ要求に基づいてＤＭＡコントローラが
バスマスタとしての地位を獲得するバスアービトレーシ
ョン（バス使用競合の調停、仲裁）の手続きが行なわれ
、データのＤＭＡ転送後はＤＭＡコントローラのバス解
放のアービトレーションが行なわれる。

このため、仮に高速のＤＭＡ転送を行なおうとしても、
上述したバスアービトレーションの動作のために転送終
了まで時間がかかるという不都合がある。特に、−回の
ＤＭＡ転送毎にバスアービトレーションの動作が行なわ
れるため、連続したＤＭＡ転送を良好に高速で行なうこ
とができないという不都合がある。

本発明け、かかる点に鑑みてなされたもので、バスアー
ビトレーションの時間を節約して効率よく高速でＤＭＡ
転送を行なうことができるとともに、バスの使用効率の
向上を図ることができるＤＭＡコントローラを提供する
ことを、その目的とするものである。

［課題を解決するための手段］ 本発明け、外部からのＤＭＡ要求１８号入力に基づいて
バスの明け渡し要求信号をアービタに出力するとともに
、これに基づくアービタからのバス明け渡し信号の返送
があったときにバスマスタとして動作してＤＭＡ転送を
行ない、転送終了後に前記バスの明け渡し要求信号の出
力を停止してバスの明け渡しを行なうＤＭＡコントロー
ラにおいて：前記ＤＭＡ転送開始後の所定時間で前記Ｄ
ＭＡ要求信号のサンプリングを行なうサンプリング手段
と：このサンプリング手段の結果に基づいて連続したＤ
ＭＡ転送が要求されていると判断されたときに、前記バ
スマスタとしての動作を維持する信号制御を行なう制御
手段とを備えたことを特徴とするものである。

［作用］ 本発明によれば、連続したＤＭＡ転送が要求されるとき
に連続して出力される外部からのＤＭＡ要求信号が、サ
ンプリング手段によってＤＭＡ転送開始後の適宜時刻で
行なわれる。

サンプリング結果により、連続したＤＭＡ転送が要求さ
れていると判断されたときには、制御手段によってＤＭ
Ａコントローラがバスマスタとして動作する状態におか
れ、バスの明け渡しは行なわれない、そして、バスマス
タとしてのＤＭＡコントローラにより、次のＤＭＡ転送
が連続して行なわれる。

［実施例］ 以下、本発明の実施例について、添付図面を参照しなが
ら説明する。最初に第１図を参照しながら、本発明の一
実施例の基本的構成について説明する。

同図において、実施例にかかるＤＭＡコントローラは、
サンプル制御部１００．連続ＤＭＡ制御部１０２、　Ｄ
　Ｍ　Ａ起動部１０４．タイミング発生部１０６によっ
て構成されている。上述したＳＭＡ要求信号ＤＲＥＱは
サンプル制御部１００に入力されるようになっており、
前記用は渡し信号ＨＡＣＫはＤＭＡ起動部１０４に入力
されるようになっている。また、明け渡し要求信号ＨＡ
ＬＴはサンプル制御部１００から出力されるようになっ
ており、ＤＭＡ転送信号ＤＡＣＫはタイミング発生部１
０６から出力されるようになっている。

これらのうち、サンプル制御部１００では、外部から入
力されるＤＭＡ要求信号ＤＲＥＱのサンプリングが行な
われ、それに応じて明け渡し要求信号ＨＡＬＴが出力さ
れる。また、連続ＤＭＡ制御部１０２では、連続してＤ
ＭＡを行なうか否かの判定が行なわれ、連続ＤＭＡ時の
起動、その後の連続ＤＭＡ動作の制御が行なわれる。

次に、ＤＭＡ起動部１０４では、明け渡し信号）ＩＡＣ
Ｋに基づく最初の第１回目のＤＭＡ動作、及び連続ＤＭ
Ａ制御部１０２からの指令による連続ＤＭＡ動作の起動
が各々行なわれる。更に、タイミング発生部１０６では
、ＤＭＡの起動に伴って、１回のＤＭＡ動作中のタイミ
ング信号が発生出力される。

次に、第２図を参照しながら１以上のようなりＭＡコン
トローラにおけるＤＭＡ転送動作について概略を説明す
る。

同図において、時刻ｔａにおける外部からのＤＭＡ転送
要求、時刻ｔｂにおけるバス明け渡し要求５時刻ｔｃに
おけるバス明け渡し、時刻ｔｄにおけるＤＭＡ転送の各
動作は、前記従来技術と同様である。

次に、連続してＤＭＡ転送が行なわれる場合について説
明する。この場合には、時刻ｔｄでＤＭＡ転送が開始さ
れてＴｍａｘが経過しても、外部からのＤＭＡ要求信号
ＤＲＥＱは反転せず、連続したＤＭＡ転送の要求が行な
われる（同図（Ａ）参照）。

時刻ｔｄからＴｍａｘ以上経過した時刻ｔｅにおいてＤ
ＭＡ要求信号ＤＲＥＱが論理値の「０」になっていなけ
れば、ＤＭＡコントローラにおいて連続したＤＭＡ要求
であると判断される。

このときは、時刻ｔｆで最初のＤＭＡ転送が終了した後
１時刻ｔｇで再びＤＭＡ転送信号ＤＡＣＫが反転してＤ
ＭＡ転送が開始される（同図（ロ）参声）、この時刻ｔ
ｆ、ｔｇ間においては、明け渡し要求信号ＨＡＬＴは、
論理値の「ｌ」に保持され（同図（Ｃ１参照）、バスが
ＤＭＡコントローラに明け渡された状態が継続される１
図示した例では三回目のＤＭＡ転送は行なわないので、
二回目のＤＭＡ転送開始から前記Ｔｍａｘ経過後、すな
わち時刻ｔｈ以後は、上述した従来技術と同様である。

このように、ＤＭＡ転送が連続して行なわれる場合の中
間におけるバスアービトレーション動作が省略されるの
で、効率的なりＭＡ転送が可能となる。

次に、第３図を参照しながら、本発明にかかるＤＭＡコ
ントローラの一実施例の構成について説明する０図中Ｈ
は、論理値のｒＨＪに接続されていることを示す、同図
において、上述した外部装置からのＤＭＡ要求信号［）
ＲＥＱは、端子ｌＯに入力されるようになってい−る。

また、動作基準となるクロック信号ＣＫが端子１２に入
力されるようになっている。

前記端子１０は、Ｄ−フリップフロップ（以下、単にｒ
ＤＦＦＪという）１４．１６のＤ入力端に各々接続され
ている。他方、端子１２は、アンドゲート１８の入力側
、ＤＦＦ２０のＧＫ入力側、シフトレジスタ２２．２４
のＣＫ入力側、及びインパーク２６の入力側に各々接続
されている。このインバータ２６の出力側は、０ＦＦ２
８及びシフトレジスタ３０のＣに入力側に各々接続され
ている。

次に、前記アンドゲート１８の出力側は、前記ＤＦＦ１
４のＧＫ入力側に接続されており、このＤＦＦ１４のＱ
出力側は、ナントゲート３２の入力側に接続されており
、互出力側は０ＦＦ２０のＤ入力側に接続されている。

このＤＦＦ２０のＱ出力側は、前記ナントゲート３２の
人力側に接続されており、ナントゲート３２の出力側は
。

ＤＦＦ３４のＣＬ入力側に接続されている。

次に、上述したアービタ（図示せず）から出力されるバ
ス明け渡し信号ＨＡＣＫは、端子３６に入力されるよう
になっている。この端子３６は、アンドゲート３８の入
力側に接続されており、このアンドゲート３８の出力側
は、ＤＦＦ４０のＣＫ入力端に接続されている。そして
、このＤＦＦ４０及び前記ＤＦＦ２８のＱ出力側は、オ
アゲート４２の入力側に各々接続されており、オアゲー
ト４２の出力側は、シフトレジスタ２２のＤ入力側に接
続されている。

次に、シフトレジスタ２２のＱａ、Ｑｅ。

Ｑｆ出力側のうち、Ｑａ出力側はシフトレジスタ３０の
Ｄ入力側に接続されており、Ｑｅ出力側はインバータ４
４の入力端に接続されており、Ｑｆ出力側はナントゲー
ト４６の一方の反転入力側に接続されている。ナントゲ
ート４６の他方の反転入力側には、インバータ４４の出
力側が接続されている。このナントゲート４６の出力側
は、０ＦＦ２８．４０のＤＬ入力端に各々接続されてい
る。

次に、前記シフトレジスタ３０のＱｂ出力側は、ＤＦＦ
４８（７）ＧＫ入力端及びＤＦＦ５ｏのＣＬ入力側に各
々接続されている。また、シフトレジスタ３０の他の出
力側のうち、Ｑｄ出力側はＤＦＦ１６．５０のＣＫ入力
側及びインバータ５２の入力端に各々接続されており、
Ｑｅ出力側はインバータ５４の入力端及びナントゲート
５６の反転入力側に各々接続されており、Ｑｆ出力側は
ナントゲート５８の反転入力側に接続されている。また
、インバータ５２の出力側はナントゲート５６の反転入
力側に接続されており、インバータ５４の出力側はナン
トゲート５８の反転入力側に接続されている。

次に、ナントゲート５６の出力側は、 ＤＦＦ６０のＣＬ入力側に接続されており、ナントゲー
ト５８の出力側は、ＤＦＦ１６．４８のＣＬ入力側及び
インバータ６２の人力側に各々接続されている。そして
、インバータ６２の出方側は、ＤＦＦ３４のＧＫ入力端
に接続されている。

次に、ＤＦＦ１６のＱ出力側は、シフトレジスタ２４の
Ｄ入力側に接続されており、蔦出力側はＤＦＦ３４のＤ
入力側に接続されている。また。

シフトレジスタ２４のＱｂ出力側は、ＤＦＦ６０のＣＫ
入力側に接続されており、このＤＦＦ６０のＱ出力側は
、ＤＦＦ２８のＤ入力側に接続されている。

更に、ＤＦＦ５０のａ出力側は、アンドゲート１８の他
の入力側に接続されており、ＤＦＦ３４の亘出力側は、
アンドゲート３８の他の入力側及び端子６４に各々接続
されている。また。

０ＦＦ４８のＱ出力側は、端子６６に接続されている。

そして、上述したバス明け渡し信号ＨＡＬＴは、端子６
４から出力されるようになっており、ＤＭＡ転送信号Ｄ
ＡＣＫは、端子６６から出力されるようになっている。

以上の各部のうち、ＤＦＦ１４は、外部より入力された
ＤＭＡ要求信号ＤＲＥＱをラッチするためのものである
。また、ＤＦＦ２０．ナンドゲ−ト３２．０ＦＦ３４は
、ＤＭＡ要求信号ＤＲＥＱに基づいてバスの明け渡し要
求１８号ＨＡＬＴを生成するものである。これらのうち
、ＤＦＦ３４によってＤＭＡ連続転送時及び転送終了時
における明け渡し要求信号１−ＩＡＬＴの出力制御が行
なわれろようになっている。

また、ＤＦＦ２８．４０．６０．シフトレジスタ２２，
２４．３０．ナントゲート４６゜５６．５８を中心とす
る回路によって、ＤＭＡ転送などのタイミング信号が生
成されるようになっている。更に、ＤＦＦ４８によって
ＤＭＡ転送信号ＤＡＣＫが生成されるようになっており
、ＤＦＦ１６によってＤＭＡ要求信号ＤＲＥＱのサンプ
リングが行なわれるようになっている。また、ＡＮＤ　
１８によって、ＤＦＦ１４における不要なりＭＡ要求償
号ＤＲＥＱのラッチが行なわれないようになっている。

なお、各ＤＦＦにおける入出力の論理値は、第４図ＩＡ
）に示すようになる０図中、ＰＲはプリセット入力、Ｃ
Ｌはクリア入力、ＣＫはクロック入力を各々表わす、ク
ロックＣＫの立ち上がりでＤ入力の論理値がＱ出力の論
理値となる。ＣＬ大入力ｒＬＪになると、クリアが行な
われてＱ出力も「Ｌ」になる。

また、シフトレジスタにおける入出力の論理値は、第４
図（Ｂ）に示すようになる０図中、ＧＫはクロック入力
、Ｑａ、Ｑｂ、−・−−−−−−−、Ｑｈは、レジスタ
出力である。クロックＧＫの立ち上がりでデータのシフ
トが行なわれる。

次に、上記実施例の全体的動作について、第５図のタイ
ムチャートを参照しながら説明する。

まず、外部からのＤＭＡ転送要求がない状態では、各部
は初期状態にある。すなわち、クロック信号ＧＫが端子
１２に入力され（同図１１１　参ｉ１Ｑ、）　　ＤＦＦ
（７）Ｑ出力は、ＤＦＦ２０及びＤＦＦ３４を除いて論
理値の「Ｌ」となっている（同図（４１，（６１，（１
３）等参照）、また、シフトレジスタ２２．３０の出力
も論理値の「Ｌ」である（同図＋１３１〜（１５１，＋
１７１〜（２０１参照）、ＬカＬ、。

かかる出力から生成されるナントゲート４６゜５６．５
８の出力は、いずれも論理値のｒＨ４となっている（同
図＋１６１　、１２３１　、　＋２４１参照）。

＜ＤＭＡ要求信号ＤＲＥＱ人力時の動作〉この状態で、
第２図に示したように、外部からＤＭＡ転送要求信号Ｄ
ＲＥＱが端子ｌＯに入力され、論理値の「Ｈ」となり（
同図（３）参照）、ＤＦＦ１４のＤ入力側に入力される
。他方、アンドゲート１８の一方の入力はＤＦＦ５０の
回出力であるから、論理値の「Ｈ」となっている（同図
（２９）参照）。

このため、アンドゲート１８の他方の入力であるクロッ
クＣＫが立ち上がると（同図（１）参照）、アンドゲー
ト１８の出力が論理値の「Ｈ」となり（同図（３０）参
照）、ＤＦＦ１４においてＤ入力がＱ出力となって、論
理値のｒＨＪとなる（同図（４）参照）、これによって
、外部から入力されたＤＭＡ要求信号ＤＲＥＱが、ＤＦ
Ｆ　１４にラッチされることとなる。なお、ＤＦＦ　ｌ
　４の回出力は、第３図に示したようにＱ出力を反転し
たもので、同図（５）に示す通りである。なお、このと
き、ナントゲート３２の出力が「Ｌ」に反転する（同図
（７）参照）。

次ｊ、ｍ、ＤＦＦ１４（７）回出力は、Ｄ　Ｆ　Ｆ　２
０　ニ更にクロックＣＫの立ち上がりタイミングでラッ
チされ、Ｑ出力が［Ｌ」となる（同図（６）９照）。

このＤＦＦ２０のＱ出力は、ＤＦＦ１４のＱ出力ととも
にナントゲート３２に入力され、出力が反転することと
なる（同図（７）参照）。

〈明け渡し要求信号ＨＡＬＴ出力の動作〉他方、上述し
たナントゲート３２の出力は、反転されてＤＦＦ３４の
ＣＬに入力されている。また、ＤＦＦ３４のＤ入力は、
上述したように論理値の「Ｈ」である（同図（２６）参
照）、従って、ナントゲート３２の出力が論理値の「Ｌ
」に反転したタイミングでＤＦＦ３４の回出力は論理値
の「Ｈ」となり、これがバスの明け渡し要求信号ＨＡＬ
ＴとしてＤＭＡコントローラの端子６４からアービタ（
図示せず）に出力されることとなる（同図（７）参照）
。

く明け渡し信号ＨＡＣＫ入力時の動作〉次に、この明け
渡し要求信号ＨＡＬＴが入力されたアービタでは、バス
マスタがＤＭＡに切り替えられ、第２図に示したように
、パスの明け渡し信号ＨＡＣＫがＤＭＡコントローラの
端子３６に返送される（同図（９）参照）、これは、ア
ンドゲート３８に入力される。

他方、このアンドゲート３８の他方の入力側は、論理値
のｒＨＪであるから（同図（８）参照）、アンドゲート
３８の出力も論理値の「Ｈ」となり（同図（１０）参照
）、更に、０ＦＦ１３もＤ入力がセットされてＱ出力が
「Ｈ」となる（同図（１１１照）、このため、オアゲー
ト４２の出力が論理値のｒＨＪとなり、シフトレジスタ
２２のＤ入力となる（同図（１２）参照）。

くタイミング信号の生成〉 次に、シフトレジスタ２２では、かかるＤ入力に基づい
て、クロックＣＫのタイミングで、１回遅延したＱｄ出
力、５回遅延したＱｅ比出力６回遅延したＱｆ比出力各
々生成される（同図（１３）〜（１５）参照）。

更に、これらのうちの出力Ｑａがシフトレジスタ３０の
Ｄ入力となり、インバータ２６によって反転されたクロ
ックのタイミングで（同図（２）参照）　２回遅延した
Ｑｂ比出力４回遅延したＱｄ出力、５回遅延したＱｅ比
出力６回遅延したＱｆ比出力各々生成される（同図（１
７）〜（２０１参照）。

以上のようにして生成された信号を利用して。

ナントゲート４６．５６．５８から同図（１６１゜（２
３Ｌ　（２４）に示すタイミング信号が各々出力される
。

＜ＤＭＡ転送信号ＤＡＣＫ出力の動作〉次に、ＤＦＦ４
８は、上述したシフトレジスタ３０のＱｂ比出力よって
セットされ、ナントゲート５８の出力によってクリアさ
れる。このＤＦＦ４ＢのＱ出力が、ＤＭＡ転送信号ＤＡ
Ｃ，にとして、端子６６から外部に出力される（同図（
２２１９照）、この転送信号出力動作に伴って、データ
のＤＭＡ転送が行なわれる。

＜ＤＭＡ要求信号ＤＲＥＱのサンプリング動作〉次に、
第２図で説明したように、ＤＭＡ転送開始後Ｔｍａｘ経
過後にＤＭＡ要求信号ＤＲＥＱをサンプリングし、ＤＭ
Ａ転送を続行すべきか中断すべきかを判断する動作は、
ＤＦＦ１６によって行なわれ、本実施例の中心的な動作
である。

詳述すると、ＤＦＦ１６のＣＫ入力側には、シフトレジ
スタ３０の遅延出力Ｑｄが人力されている。この遅延出
力Ｑｄは、遅延出力ＱｂすなわちＤＭＡ転送信号ＤＡ（
１，Ｋに対して、その立ち上がりが上述したＴｍａｘ以
上遅以上上うに、シフトレジスタ３０による遅延が行な
われた信号である０次に、０ＦＦ１６のＣＬ入力側には
、ナントゲート５８の出力が反転して入力されており、
また、Ｄ大力側には、ＤＭＡ要求信号ＤＲＥＱが入力さ
れている。

このため、ＤＦＦ１６は、遅延出力Ｑｄの立ち上がりに
よってＤ入力がセットすなわちサンプリングされ、ナン
トゲート５８の出力の立ち下がりでクリアされる。

ＤＭＡ”−￥の 最初のサンプリングのタイミングでは、同図（３）に示
すようにＤＭＡ転送要求信号ＤＲＥＱが論理値のｒＨ」
である、すなわち、連続したＤＭＡが要求されている。

従って、ＤＦＦ１６の出力Ｑは、ＤＭＡ転送信号ＤＡＣ
ＫよりもＴｍａｘの後に論理値の「Ｈ」となる（同図（
２５）参照）、そして、ナントゲート５日の出力が論理
値の「Ｌ」に反転することによって、ＤＦＦ　ｌ　６の
Ｑ出力もｒＬＪに反転する。

以上のようなりＦＦ　１６のＱ出力は、シフトレジスタ
２４によって遅延され（同図（３１）参照）、この遅延
出力はＤＦＦ６０のＧＫ大入力なる。この遅延によりＤ
ＡＣＫは一度「Ｌ」に戻り、しばらくの間たってから「
Ｈ」になる、これによって、ＤＦＦ６０のＱ出力は同図
（３２）に示すようになり、これがＤＦＦ２８のＤ入力
となる。すると、０ＦＦ２８のＱ出力は、同図（３３）
に示すようになり、これがオアゲート４２に人力される
。

次に、このオアゲート４２の出力が「Ｈ」となると（同
図（ｔｚ１ｇ照）　上述した第１回目のＤＭＡ転送時と
同様の動作が繰り返され。

ＤＭＡ転送信号ＤＡＣＫが出力される（同図（２２）参
照）。

他方、以上の動作と並行して、上述したＤ　Ｆ　Ｆ　ｌ
　６　（７）？ｒ比出力同図（２６１６照）　カＤＦＦ
３４の０人力に供給される。このＤＦＦ３４のＣＫ入力
側には、アンドゲート５８の出力がインバータ６２で反
転されて人力されている（同図（２７）参照）　このた
め、ＤＦＦ３４では、ＣＫ人力の立ち上がりのタイミン
グで０人力がラッチされるが、この場合にはクリアの状
態を維持することとなる。従って、回出力は論理値のｒ
ＨＪのまま変化せず（同図（８）参照）、明け渡し要求
信号ＨＡＬＴはｒＨ」のままとなる、これによって、上
述したように、不要なバス明け渡しのための動作が省略
され、時間が節約される。

ＤＭＡ　　ｖの 次に、第２回目のＤＭＡ転送時におけるＤＦＦ１６のサ
ンプリングのタイミングでは、同図（３）に示すように
ＤＭＡ転送要求信号ＤＲＥＱが論理値のｒＬＪである。

すなわち。

ＤＭＡ転送信号ＤＡＣＫ　（同図（２２）参照）が２回
目に論理値の「Ｈ」となった直後にＤＭＡ要求信号ＤＲ
ＥＱ　（同図（３）参照）が「Ｌ」となっている、従っ
て、ＤＦＦ１６の出力Ｑは、’ｒＬＪのままである（同
図（２５）参照）。

よって、シフトレジスタ２４（同図（３１１１照）の遅
延出力は「Ｌ」のまま変化せず、ＤＦＦ６０のＱ出力（
同図（３２）参照）、ＤＦＦ２８のＱ出力（同図（３３
）参照）、オアゲート４２の出力（同図（１２）ｌ照）
はいずれも「Ｌ」で変化しない、従って、次のＤＭＡ転
送は行なわれない。

他方、以上の動作と並行して、上述したようにＤＦＦ１
６０回出力（同図（２Ｇ）参照）がＤＦＦ３４のＤ入力
に供給される。この場合には、ＤＦＦ１６がセットされ
ることとなり、その回出力は論理値の「Ｌ」となる、す
なわち、明け渡し要求信号ＨＡＬＴは「Ｌ」となり、以
後、第２図に示したように、バス明け渡しの動作が行な
われる（同図（８）参照）、このときのＤＦＦ３４にお
けるクロックＣＫの立ち上がりの時刻（明け渡し要求信
号ＨＡＬＴの立ち下がりの時刻に相当）は、ＤＭＡ転送
信号ＤＡＣＫの立ち下がりの時刻と一致している。

なお１以上の動作において、最初にＤＭＡ転送が行なわ
れる場合と、次に連続してＤＭＡ転送が行なわれる場合
とにおけるＤＭＡ要求信号ＤＲＥＱの重複した検出を避
ける必要がある。このため、ＤＦＦ５０により、シフト
レジスタ３０の遅延出力Ｑｂ、Ｑｄに基づいて回出力を
生成する（同図（２９１−９照）、これが前記アンドゲ
ート１Ｂに入力されると、それがｒＬＪの間はＤＦＦ１
４のＣＫ大入力クロック信号が人力されない、これによ
って、ＤＦＦ　ｌ　４におけるＤＭＡ要求信号ＤＲＥＱ
の不要なサンプリングが停止される。

なお、本発明け、何ら上記実施例に限定されるものでは
なく、例えば、第３図に示したＤＭＡコントローラの回
路構成は、同様の作用を奏するように種々設計変更可能
であるが、これらのものも本発明に含まれる。

〔発明の効果］ 以上説明したように、本発明によれば、ＤＭＡ転送が連
続して行なわれる場合には、バスの受は渡しを行なうこ
となくＤＭＡ転送を行なうこととしたので、バスアービ
トレーションの時間を節約して効率よく高速でＤＭＡ転
送を行なうことができるとともに、バスの使用効率の向
上を図ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明にかかるＤＭＡコントローラの一実施例
の基本構成を示すブロック図、第２図は本発明の基本的
な動作を示すタイムチャート、第３図は本発明にかかる
ＤＭＡコントローラの一実施例の構成を具体的に示す回
路図、第４図は第３図の回路の主要構成部分の動作を示
す説明図。 第５図は前記実施例の動作を示すタイムチャート、第６
図は従来装置の動作を示すタイムチャートである。 １４、　１６．　２０．　２４．　２Ｂ、　　３４．４
０゜４８．　５０．　６Ｏ−ＯＦＦ、　　２２．　２４
．　３０・・・シフトレジスタ、１００−・・サンプル
制御部、１０２・・・連続ＤＭＡ制御部、１０４−Ｄ　
Ｍ　Ａ起動部、１０６　・・・タイミング発生部。 特許出願人　　日本ビクター株式会社 代表者　　垣　木　邦　夫 第 図 手続補正書（自制

Claims (1)

1. 【特許請求の範囲】 外部からのＤＭＡ要求信号入力に基づいてバスの明け渡
   し要求信号をアービタに出力するとともに、これに基づ
   くアービタからのバス明け渡し信号の返送があったとき
   にバスマスタとして動作してＤＭＡ転送を行ない、転送
   終了後に前記バスの明け渡し要求信号の出力を停止して
   バスの明け渡しを行なうＤＭＡコントローラにおいて、 前記ＤＭＡ転送開始後の所定時間で前記 ＤＭＡ要求信号のサンプリングを行なうサンプリング手
   段と、このサンプリング手段の結果に基づいて連続した
   ＤＭＡ転送が要求されていると判断されたときに、前記
   バスマスタとしての動作を維持する信号制御を行なう制
   御手段とを備えたことを特徴とするＤＭＡコントローラ
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