JPH02142137A - ラテラルトランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は第１導電型の半導体基体の表面に第２導電型の
エミッタ領域及びコレクタ領域を形成してなるラテラル
トランジスタとその製造方法に関する。

〔発明の概要〕

本発明は、第１導電型の゛ト導体基体の表面に第２導電
型のエミッタ８ｉ域及びコレクタ領域を形成してなるラ
テラルトランジスタ及びその製造方法において、少なく
とも記エミッタ領域とベース領域との接合部上を覆うパ
ターンで不純物を含有する半導体層を絶縁膜上に形成し
、その半導体層をエミッタ配線電極とエミッタ領域側の
露出部で接続させることにより、表面の電気的なシール
ドを行って特性を安定させると共に微細加工に適した構
造にしたものである。

〔従来の技術］ ラテラルトランジスタの構造の一例として、第５図に示
す構造のものが知られている。このラテラルトランジス
タは、ｐ型のシリコン基板１０１にｎ゛型の埋め込み層
１０２とｎ型のエピタキシャル層１０３を積層させてお
り、表面にはフィールド酸化膜１０４と薄いシリコン酸
化膜１０５が形成されている。活性領域の中央には、眉
間絶縁Ｈ々１０６を開口してエミッタ配線電極１０７が
形成されており、その下部にｐ゛型の不純物拡散傾城か
らなるエミッタ領域１０８がある。コレクタ領域１０９
は、そのエミッタ領域１０Ｂから離間して表面に臨んで
形成されており、層間絶縁膜１０６を開口してなるコン
タクトホールを介しコレクタ配線電［１１１０に接続す
る。ベース領域は、エピタキシャル層１０３の表面に形
成されたｎ。

型の半導体層１］１が用いられ、埋め込み層１０２、取
り出し領域１１２を介してベース配線電極１１３に取り
出される。このトランジスタにおいては、エミッタ配線
電極１０７がその間「１部よりも大きな形状に亘って形
成される。これは、エミッタ領域１０８とコレクタ領域
１０９の間のベース領域表面の不安定性を除くためであ
り、例えばアルミニューム等の材料からなるエミッタ配
線電極１０７をベース領域上まで延在させることで、電
気的に遮蔽されるためである。

また、他の構造のラテラルトランジスタとして、特開昭
６２−２９１１７１号公報に記載されるように、そのエ
ミッタ領域の外側の絶縁膜上にリング状のゲート電極層
を設ける構造のラテラルトランジスタも知られている。

〔発明が解決しようとする課題〕

ところが、第５図に示すようなアルミニューム等のエミ
ッタ配線電極１０７を延在させる構造では、エミッタ配
線型１１０７自体が大きくなり、隣接するコレクタ配線
電極等との関係から、そのセルザイズが大きくならざる
を得ない。

また、上記公報記載の技術では、エミッタ配線電極とリ
ング状のゲート電極層は別個の層であり、エミッタ配線
電極自体を大きくする必要はない。

しかし、エミッタ配線電極とエミッタ領域のコンタ、ク
トはゲート電極層の段差による影響を受け、しかもゲー
ト電極層の内周よりも、層間絶縁膜の分だけ実際のエミ
ッタ配線電極はさらに内側に形成されることになり、素
子を微細化した場合に接続が難しくなる。

そこで、本発明は上述の技術的な課題に鑑み、表面の電
気的なシールドを行って特性を安定させると共に微細加
工に通した構造のラテラルトランジスタとその製造方法
を提供することを目的とす〔課題を解決するだめの手段
〕 上述の目的を達成するために、本発明のラテラルトラン
ジスタは、第１４７ｍ型の半導体基体の表面に第２導電
型のエミッタ領域及びコレクタ領域が形成される。半導
体基体は例えばシリコン基板であり、エミッタ領域とコ
レクタ領域は離間して配置され、その間の第１導電型の
半導体基体がベース領域となる。そして、少なくとも基
体表面のエミッタ領域とベース領域の接合上に絶縁膜を
介して不純物を含有した半導体層が設けられる。ここで
絶縁膜は例えばゲート絶縁膜であり、不純物を含有した
半導体層は、ＳＲＡＭのメモリセルにおける高抵抗層や
リニアバイポーラＩＣにおける抵抗用のポリシリコン層
等のように機能する層と共に形成できるものである。そ
の半導体層は層間絶縁膜によって被覆されるが、そのエ
ミッタ領域側には露出部が形成され、その露出部を介し
て、エミッタ配線電極が」−起生導体層に電気的に接続
される。この露出部は、エミッタ配線電極のためのコン
タクトホールの形成時に同時に層間絶縁膜を除去して形
成されるものとしても良い。

また、このようなラテラルトランジスタを製造する方法
としては、第１導電型の半導体基体の表面に絶縁１漠を
形成すると共に、その表面に臨んでそれぞれ第２導電型
の不純物拡散領域からなるエミッタ領域及びコレクタ領
域を形成する工程と、上記エミッタ領域とベース領域と
の接合部上を覆うパターンで不純物を含有する半導体層
を上記絶縁膜上に形成する工程と、基板表面及び上記半
導体層上に層間絶縁膜を形成する工程と、上記層間絶縁
膜にエミッタのコンタクトホールを形成して上記半導体
層のエミッタ領域側を露出させる工程と、少なくとも−
Ｆ記エミンタのコンタクトホールにエミッタ配線電極を
形成する工程によって、上述のようなラテラルトランジ
スタを製造することができる。

基体表面のエミッタ領域とベース領域の接合上に絶縁膜
を介して不純物を含有した半導体層を形成することによ
り、基体表１１の安定性が得られ、信幀性が増大する。

また、その半導体層のエミッタ領域側に露出部を形成し
、その露出部を介してエミッタ配線電極を接続させるこ
とによって、半導体層を眉間絶縁膜で被覆しながらエミ
ッタ配線電極をエミッタ領域に接続する場合に比較して
、エミッタ領域の開口部の面積を大きくとることができ
、換言すると、その素子の微細化を図ることができる。

また、エミッタ配線電極を露出部に接続させることで、
当該エミッタ配線電極の下地の段差が緩和される。

また、プロセス上は、層間絶縁膜にエミッタのコンタク
トホールを形成して上記半導体層のエミ・７タ領域側を
露出させるため、露出部の形成とエミッタのコンタクト
ホールの形成は同時に行うことができ、工程数は増加し
ない。

〔作用〕

〔実施例〕 本発明の好適な実施例を図面を参照しながら説領域の周
囲を囲むようにリング状のゲート電極層が形成されるＰ
ＮＰ型のラテラルトランジスタである。このＰＮＰ型の
ラテラルトランジスタは、−例としてバイポーラ・ＣＭ
Ｏ３構造の１つの素子として形成される。

まず、その断面構造は、第１図に示すように、ｐ型のシ
リコン基板１０上にｎ型の埋め込み層１１が形成され、
その埋め込み層１１上にはｎ型のエピタキシャル層１２
が形成される。そのｎ型のエピタキシャル層１２の表面
には、ゲート絶縁膜１３とフィールド酸化膜１４が選択
的に形成され、フィールド酸化膜１４の下部には基板と
同じ導電型の素子骨Ｎ　ＳＪＩ域１５も形成される。

エミッタ領域１６は、エピタキシャル層１２の表面に形
成され、コレクタ領域１８も同様にエピタキシャル層１
２の表面に形成される。これらエミッタ領域１６．コレ
クタ領域１８はそれぞれｐ゛型の不純物拡散領域からな
り、表面に臨んでエミッタ領域１６をコレクタ領域１８
が取り囲むように離間して配置される。このようにエミ
ッタ領域１６とコレクタ領域１８の形成されるエピタキ
シャル層１２の表面には、パンチスルー防止やｈＩの制
御のためにｎ°型の半導体領域１９が形成され、そのｎ
°型の半導体領域１９のエミッタ領域１６とコレクタ領
域１８の間の領域がベース領域として機能する。このベ
ース領域は、エピタキシャル層１２．埋め込み層１１を
介して、さらにベース取り出し領域２３．ベース接続領
域２４を介して、ベース配線電極２５に電気的に取り出
される。

上記エミッタ領域１６の表面には、開口部１７が形成さ
れ、その開口部Ｉ７に臨むように、不純物を含有した半
導体層であるＤ　ＯＰ　ＯＳ　（ｄｏｐｅｄｐｏｌｙ　
５ｉｌｉｃｏｎ）層１が形成される。このＤ　ＯＰ　０
３Ｎｌは、エピタキシャル＋Ｆｉ　ｌ　２上のゲート絶
縁膜１３上に形成されており、エミッタ領域１６とベー
ス領域であるｎ゛型の半導体領域１９の間の接合部３上
を被覆する。このようにエミッターベース間の接合部３
上を被覆することで、電気的なシールドを行い、安定性
を高めることができる。

このＤＯＰＯ３層１は、例えばＳＲＡＭのメモリセルに
おける高抵抗層やリニアバイポーラＩＣにおける抵抗用
のポリシリコン層等のように機能する層と共に形成でき
るものである。そして、このＤＯＰＯ３層】の表面は、
エミッタ配線電極２０のコンタクトホールの形成時に層
間絶縁膜２１が除去されて露出され、その表面には露出
部２がそのＤＯＰＯ３Ｊｉｌのエミッタ領域側の開口部
１７に隣接して形成される。

エミッタ配線電極２０は、眉間絶縁１１０２１の側壁か
らＤＯＰＯＳ層１の露出部２上に亘って延在され、さら
にその露出部２上から開口部１７に接続されるように形
成される。すなわち、エミッタ配線電極２０を１つのコ
ンタクトホール２６に形成することで、エミッタ領域１
６に接続させることができると共に、同時に露出部２を
介してり。

ＰＯ３層ｌに接続させることができる。従って、そのプ
ロセスが簡略化されると共に、エミッタ領域１６の開口
部１７の周囲の眉間絶縁膜は除去されて、その分だけ開
口部１７を面積上拡げることができ、同時に、その段差
の緩和も図られる。なお、エミッタ配線電極２０の材料
は例えばアルミ配線である。層間絶縁膜２１の材料は、
窒化膜にＡｓ５Ｃ膜を形成したもの、成いはＰＳＧ膜、
ＢＰＳＧ膜等である。

また、コレクタ領域１８上にも、コレクタ領域Ｉ８上の
ゲート絶縁膜１３１層間絶縁Ｈり２１を開口してコレク
タ配線電極２２が形成される。

このような断面構造のラテラルトランジスタは、第２図
に示すような平面構造を有する。第２図に示すように、
ＤＯＰＯ３層１は正方形のパターンの中心を同じ正方形
の開口部１７で窓明けしたパターンとされ、その開口部
１７にエミッタ領域１６が形成される。ＤＯＰＯ５層１
のエミッタｔｆ４域側には露出部２が形成される。図中
、コンタクトホール３０ｅ、３０ｃ、３０ｂは、それぞ
れ層間絶縁膜２１を開口する矩形状のパターンとされて
おり、特にエミッタのコンタクトホール３０ｅは、開口
部Ｉ７と露出部２を合わせたサイズであって、開口部】
７のみのサイズよりも大きくされる。なお、ベース取り
出しのための領域とエミッタ領域１６、コレクタ領域１
８が形成される領域とは、フィールド酸化膜１４にて分
離されており、両者は埋め込み層１１で連絡する。

このような構造からなる本実施例のラテラルトランジス
タは、エミッタ配線電極２０と接続するＤＯＰＯ３層】
をｎ゛層】９からなるベース領域とエミッタ領域１６の
接合部３上にゲート絶縁膜１３を介して設けており、こ
のため何らエミッタ配線電極を延在させることなく、電
気的にシールドさせて、安定性や信鎖性を高めることが
できる。

また、エミッタ領域１６との接続のための開口部１７の
面積は、当該開口部１７がシールド用のＤｏｐｏｓ層１
のエミッタ側に改めて形成されるものでないために、層
間絶縁膜２１が除去されて開口部１７の面積が十分に確
保される。また、段差も緩和され、エミッタ配線電極２
０は、エミッタ領域１６に確実に接続する。さらに、後
述するように工程上も簡略化されることになる。

第２の実施例 第２の実施例のラテラルトランジスタは、第１の実施例
のラテラルトランジスタの変形例である。

その構造は、第３図に示すように、ＤＯＰＯＳ層３１が
エミッタ領域１６の開口部１７の端部からコレクタ領域
１８上まで延在される。このような構造とすることによ
り、ホットキャリアによって高耐圧化の困難になるもの
の、ｎ°型の半導体領域１９からなるベース領域の表面
を十分に安定させることが可能となる。

第３の実施例 本実施例の第１の実施例のラテラルトランジスタを製造
する方法であって、ＤＯＰＯ３層がエミッタ領域の周囲
に形成される製造方法である。特に本実施例のプロセス
はバイポーラ・ＣＭＯ３のプロセスである。

以下、本実施例をその製造工程に従って、第４図ａ〜第
４図Ｃを参照しながら説明する。

まず、第４図ａに示すように、ｐ型のシリコン基板４０
上に、その素子形成領域となる部分でｎ゛型の埋め込み
層４１が形成される。このｎ゛型の、埋め込みＮ４１上
には、ｎ型のエピタキシャル層４２が形成される。この
エピタキシャル層４２の表面には、選択酸化によりフィ
ールド酸化膜４３が形成され、素子形成領域を分離する
ように接合部Ｎ領域４４もフィールド酸化膜４３の下部
に形成される。フィールド酸化膜４３の形成されないエ
ピタキシャル層４２の表面には、ゲート絶縁膜４５が形
成される。ベース電極の取り出しのために、フィールド
酸化膜４３ａで分離された領域には、ｎ゛型の不純物拡
散領域からなるベース取り出し領域４６が形成され、パ
ンチスルー防止やり２．の制御のためにエミッタ及びコ
レクタが形成される領域のエピタキシャル層４２の表面
にはｎ゛層４７が必要に応じて形成される。

次に、エミッタ領域４８．コレクタ領域４９゜及びベー
ス接続領域５０が、エピタキシャル層４２の表面に形成
される。エミッタ領域４８はｐ０型の不純物拡散領域か
らなり、フィールド酸化膜４３に囲まれた素子形成領域
の略中央に形成される。コレクタ領域４９も同様にｐ゛
型の不純物拡散領域からなり、エミッタ領域４８を取り
囲むように離間して配置され、その外側はフィールド酸
化膜４３に囲まれる。ベース接続領域５０は、ベース配
線電極の接続を良好に行うために形成され、ｎ゛型の不
純物拡散領域からなる。これら各不純物拡散領域の形成
は、例えばＭＯＳトランジスタのソース・ドレイン領域
の形成やＮＰＮＩ−ランジスタの形成等の工程と同時に
行うことが可能である。

次に、第３図すに示すように、エミッタ領域４８とベー
ス領域となるｎ°型の半導体領域４７との接合部５１上
を覆うパターンでＤＯＰＯ５層５２をゲート絶縁膜４５
上に形成する。このＤＯＰＯ５層５２のパターンは、具
体的には、エミッタ領域４日の周囲を被覆するように、
略正方形のパターンの中心に同じ略正方形の窓部５３が
形成されたパターンとされる。後述するように、その窓
部５３がエミッタの開口部となる。次に、そのＤｏｐｏ
ｓ層５２を含んで基板表面の全面には、眉間絶縁膜５４
が形成される。この層間絶縁膜５４は例えば窒化膜を伴
ったＡｓ５Ｇ膜、ＰＳＧ膜或いはＢＰＳＧ膜である。

このような層間絶縁膜５４を形成した後、エミンタ、ベ
ース、コレクタのコンタクトホールを形成するためのパ
ターニングを行う。ここで、エミッタのコンタクトホー
ルの形成のためのパターンは、上記窓部５３のサイズよ
りも大きなサイズとされ、そのように大きなサイズとさ
れることによりＤＯＰＯ３層５２が層比２る部分が露出
部とされる。

例えばレジスト層を用いたＲＩＥ等のエツチングにより
、眉間絶縁膜５４．ゲート絶縁膜４５を除去する。特に
、エミッタのコンタクトホール５８ｅでは、上述のよう
なサイズのパターンにより、ＤＯＰＯ５層５２のエミッ
タ領域側を露出した露出部５６が形成される。なお、そ
のエツチングを酸化膜とＤＯＰＯ３層５２で層比２を有
するような方法で行うことで、露出部５６の形成と、エ
ミッタのコンタクトホール５８ｅの形成は、同時に同じ
マスクを用いて行われる。

次に、第４図Ｃに示すように、リフロー後、各配線１を
掻を形成する。この配線電極は例えばアルミ配線層を用
いて形成され、ベースのコンタクトホール５８ｂにベー
ス配線電極５９が形成され、このベース配線電極５９は
ｎ３型の接続領域５０に接続する。また、コレクタのコ
ンタクトホール５８ｃにコレクタ配線電極６１が形成さ
れ、このコレクタ配線量ｉ６１はコレクタ領域４９に接
続する。エミッタのコンタクトホール５８ｅには、エミ
ッタ配線電極６２が形成されるが、このエミッタ配線電
極６２は、上記露出部５６を介してＤｏｐｏｓ層５２に
接続し、さらにエミッタ領域４８の表面に接続する。

このように本実施例のラテラルトランジスタの製造方法
では、ＤＯＰＯ５層５２は、コンタクトホール５８ｅ内
の露出部５６でエミッタ配線電極６２に接続され、その
エミッタ配線電極６２はＤｏｐｏｓ層５２とエミッタ領
域４８の双方に接続するにも拘わらず、−度のコンタク
トホール５８ｅの形成だけで、両方に接続させることが
できる・。

従って、余分なコンタクトホールを設ける必要はなく、
工程数の増加はない。

〔発明の効果〕

本発明のラテラルトランジスタ及びその製造方法は、不
純物を含有する半導体層は少なくともエミッターベース
間の接合部上に延在されることになるため、何らエミッ
タ配線電極を延在させることなく、その接合部の表面を
安定させ、信頬性を高めることができる。

また、その半導体層のエミッタ領域側の露出部でエミッ
タ配線電極が接続するために、エミッタ領域の開口部を
大きく採ることができ、素子の微細化に有利であり、ス
テップカバレージも良好となる。また、工程上もプロセ
スの増加を伴うものではない。

【図面の簡単な説明】

第１図は本発明のラテラルトランジスタの一例の要部断
面図、第２図はその一例の要部平面図、第３図は本発明
のラテラルトランジスタの他の一例の要部断面図、第４
図ａ〜第４図Ｃは本発明のラテラルトランジスタの製造
方法の一例を工程に従って説明するためのそれぞれ工程
断面図、第５図は従来のラテラルトランジスタの一例を
示す要部断面図である。 １．５２・・・ＤＯＰＯ３層 ２．５６・・・露出部 ３・・・接合部 １６．４８・・・エミッタ領域 １７・・・開口部 １８．４９・・・コレクタ領域 ２０．６２・・・エミッタ配線電極 特許出願人　　　ソニー株式会社 代理人弁理士　小池　晃（他２名）

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基体の表面に第２導電型のエ
   ミッタ領域及びコレクタ領域が形成されたラテラルトラ
   ンジスタにおいて、 少なくとも基体表面のエミッタ領域とベース領域の接合
   上に絶縁膜を介して不純物を含有した半導体層が設けら
   れ、その半導体層はエミッタ領域側の露出部でエミッタ
   配線電極と接続されてなるラテラルトランジスタ。
2. （２）第１導電型の半導体基体の表面に絶縁膜を形成す
   ると共に、その表面に臨んでそれぞれ第２導電型の不純
   物拡散領域からなるエミッタ領域及びコレクタ領域を形
   成する工程と、 上記エミッタ領域とベース領域との接合部上を覆うパタ
   ーンで不純物を含有する半導体層を上記絶縁膜上に形成
   する工程と、 基板表面及び上記半導体層上に層間絶縁膜を形成する工
   程と、 上記層間絶縁膜にエミッタのコンタクトホールを形成し
   て上記半導体層のエミッタ領域側を露出させる工程と、 少なくとも上記エミッタのコンタクトホールにエミッタ
   配線電極を形成する工程とからなることを特徴とするラ
   テラルトランジスタの製造方法。