JPH02143557A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH02143557A JPH02143557A JP63298981A JP29898188A JPH02143557A JP H02143557 A JPH02143557 A JP H02143557A JP 63298981 A JP63298981 A JP 63298981A JP 29898188 A JP29898188 A JP 29898188A JP H02143557 A JPH02143557 A JP H02143557A
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- JP
- Japan
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- latch
- data
- latches
- time
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000872 buffer Substances 0.000 claims description 13
- 238000005259 measurement Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、書き込み、読み出し自在な半導体メモリに関
するものである。
するものである。
［従来の技術］
従来、書き込み、読み出し自在なこの種の半導体メモリ
は、メモリ本体の所定番地をアクセスしてデータを書き
込むのに要する書き込み時間（アクセス時間を含む）や
、メモリ本体の所定番地をアクセスしてセンスアンプに
より読み出されたデータが出力バッファから出力される
までに要する読み出し時間（アクセス時間を含む）がば
らついている。したがって、−船釣には、余裕を持って
書き込み時間および読み出し時間を設定してばらつきの
影響を除去して使用しているが、高速な応答速度が要求
される特定用途向けの制御機器において、メモリ本体の
性能を最大限引き出して対応しなければならない場合が
ある。このような場合には、使用する各半導体メモリの
書き込み時間および読み出し時間を測定して制御機器に
組み込み、書き込み時間および読み出し時間をメモリ本
体の性能を最大限引き出せるように設定する必要がある
。
は、メモリ本体の所定番地をアクセスしてデータを書き
込むのに要する書き込み時間（アクセス時間を含む）や
、メモリ本体の所定番地をアクセスしてセンスアンプに
より読み出されたデータが出力バッファから出力される
までに要する読み出し時間（アクセス時間を含む）がば
らついている。したがって、−船釣には、余裕を持って
書き込み時間および読み出し時間を設定してばらつきの
影響を除去して使用しているが、高速な応答速度が要求
される特定用途向けの制御機器において、メモリ本体の
性能を最大限引き出して対応しなければならない場合が
ある。このような場合には、使用する各半導体メモリの
書き込み時間および読み出し時間を測定して制御機器に
組み込み、書き込み時間および読み出し時間をメモリ本
体の性能を最大限引き出せるように設定する必要がある
。
ところで、従来、半導体メモリのアクセス時間を含む書
き込み時間および読み出し時間を測定する場合において
、アドレスデータ、入力データなどの入力信号は独立し
て入力されるので、これらのデータをラッチするデータ
ラッチを具備し、各データ信号の入力タイミングを同期
させるようにしたタイミング同期手段を有する測定装置
を用意し、半導体メモリに上記データラッチを含む測定
回路を外付けしな状態で書き込み時間および読み出し時
間を測定するようになっていた。
き込み時間および読み出し時間を測定する場合において
、アドレスデータ、入力データなどの入力信号は独立し
て入力されるので、これらのデータをラッチするデータ
ラッチを具備し、各データ信号の入力タイミングを同期
させるようにしたタイミング同期手段を有する測定装置
を用意し、半導体メモリに上記データラッチを含む測定
回路を外付けしな状態で書き込み時間および読み出し時
間を測定するようになっていた。
〔発明が解決しようとする課題］
しかしながら、上述の従来例にあっては、半導体メモリ
にデータラッチを外付けして書き込み時間および読み出
し時間を測定するようになっているので、高速動作の半
導体メモリの書き込み時間および読み出し時間の測定が
、データラッチと半導体メモリとの間の接続線の線容量
、外部雑音などの影響で正確に行ない難いという問題が
あり、特に、半導体メモリを組み込んだ制御機器を設計
するメーカ（ユーザ側）での測定時に大きな問題となっ
ていた。
にデータラッチを外付けして書き込み時間および読み出
し時間を測定するようになっているので、高速動作の半
導体メモリの書き込み時間および読み出し時間の測定が
、データラッチと半導体メモリとの間の接続線の線容量
、外部雑音などの影響で正確に行ない難いという問題が
あり、特に、半導体メモリを組み込んだ制御機器を設計
するメーカ（ユーザ側）での測定時に大きな問題となっ
ていた。
本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、正確な書き込み時間および読み出し
時間を容易に測定することができ、メモリ本体の性能を
最大限に引き出せる半導体メモリを提供することにある
。
的とするところは、正確な書き込み時間および読み出し
時間を容易に測定することができ、メモリ本体の性能を
最大限に引き出せる半導体メモリを提供することにある
。
［課題を解決するための手段］
本発明の半導体メモリは、書き込み、読み出し自在なメ
モリ本体と、アドレスデータをデコードするデコーダと
、入力データのバッファと、メモリ本体からデータを読
み出すセンスアンプと、出力データのバッファとを１チ
ップ化して成る半導体メモリにおいて、アドレスデータ
をラッチするアドレスラッチと、入力データをラッチす
る入力ラッチと、出力データをラッチする出力ラッチと
を上記チップ内に一体形成したものである。
モリ本体と、アドレスデータをデコードするデコーダと
、入力データのバッファと、メモリ本体からデータを読
み出すセンスアンプと、出力データのバッファとを１チ
ップ化して成る半導体メモリにおいて、アドレスデータ
をラッチするアドレスラッチと、入力データをラッチす
る入力ラッチと、出力データをラッチする出力ラッチと
を上記チップ内に一体形成したものである。
［作 用コ
本発明は上述のように構成されており、書き込み、読み
出し自在なメモリ本体と、アドレスデータをデコードす
るデコーダと、入力データのバッファと、メモリ本体か
らデータを読み出すセンスアンプと、出力データのバッ
ファとを１チップ化して成る半導体メモリにおいて、ア
ドレスデータをラッチするアドレスラッチと、入力デー
タをラッチする入力ラッチと、出力データをラッチする
出力ラッチとを上記チップ内に一体形成したものであり
、線容量や外部雑音の影響を無くすことができるので、
正確な書き込み時間および読み出し時間を容易に測定で
き、メモリ本体の性能を最大限に引き出せるようになっ
ている。
出し自在なメモリ本体と、アドレスデータをデコードす
るデコーダと、入力データのバッファと、メモリ本体か
らデータを読み出すセンスアンプと、出力データのバッ
ファとを１チップ化して成る半導体メモリにおいて、ア
ドレスデータをラッチするアドレスラッチと、入力デー
タをラッチする入力ラッチと、出力データをラッチする
出力ラッチとを上記チップ内に一体形成したものであり
、線容量や外部雑音の影響を無くすことができるので、
正確な書き込み時間および読み出し時間を容易に測定で
き、メモリ本体の性能を最大限に引き出せるようになっ
ている。
［実施例］
第１図は本発明一実施例を示すもので、書き込み、読み
出し自在なメモリ本体１と、アドレスデータＡ。〜Ａ、
をデコードするデコーダ２と、入力データＤ。−Ｄｌの
バッファ３と、メモリ本体１からデータを読み出すセン
スアンプ４と、出力データ○Ｕ Ｔ ｏ〜ＯＵＴ、のバ
ッファ５とを１チップ化して成る半導体メモリにおいて
、アドレスデータＡ０〜Ａ１をクロックＣＬａに同期し
てラッチするアドレスラッチ６と、入力データＤ０〜Ｄ
ｌをクロックＣＬｂに同期してラッチする入力ラッチ７
と、出力データｏｕ’ｒｏ〜ＯＵＴ、をクロックＣＬｃ
に同期してラッチする出力ラッチ８とを上記チップ内に
一体形成したものである。なお、バッファ５は、Ｉ１０
インタｉフェースを内蔵したものである。
出し自在なメモリ本体１と、アドレスデータＡ。〜Ａ、
をデコードするデコーダ２と、入力データＤ。−Ｄｌの
バッファ３と、メモリ本体１からデータを読み出すセン
スアンプ４と、出力データ○Ｕ Ｔ ｏ〜ＯＵＴ、のバ
ッファ５とを１チップ化して成る半導体メモリにおいて
、アドレスデータＡ０〜Ａ１をクロックＣＬａに同期し
てラッチするアドレスラッチ６と、入力データＤ０〜Ｄ
ｌをクロックＣＬｂに同期してラッチする入力ラッチ７
と、出力データｏｕ’ｒｏ〜ＯＵＴ、をクロックＣＬｃ
に同期してラッチする出力ラッチ８とを上記チップ内に
一体形成したものである。なお、バッファ５は、Ｉ１０
インタｉフェースを内蔵したものである。
以下、実施例の動作について説明する。第２図は動作を
示すタイムチャートを示すもので、いま、書き込み時間
を測定する場合には、クロックＣＬａによりアドレスデ
ータＡ０〜Ａ、がアドレスラッチ６にラッチされて確定
してからタロツクＣＬｂにより入力データＤ。−ＤＩを
入カラッチアにラッチして確定することにより、両ラッ
チ６．７のデータラッチタイミングに基づいて書き込み
時間（両クロックＣＬａ、ＣＬｂの間隔）が規定される
。
示すタイムチャートを示すもので、いま、書き込み時間
を測定する場合には、クロックＣＬａによりアドレスデ
ータＡ０〜Ａ、がアドレスラッチ６にラッチされて確定
してからタロツクＣＬｂにより入力データＤ。−ＤＩを
入カラッチアにラッチして確定することにより、両ラッ
チ６．７のデータラッチタイミングに基づいて書き込み
時間（両クロックＣＬａ、ＣＬｂの間隔）が規定される
。
次に、読み出し時間を測定する場合には、クロックＣＬ
ａ、ＣＬｃにてラッチ６．８のデータラッチタイミング
を設定することにより、両クロックＣＬａ、ＣＬｃの間
隔によって読み出し時間が規定される。
ａ、ＣＬｃにてラッチ６．８のデータラッチタイミング
を設定することにより、両クロックＣＬａ、ＣＬｃの間
隔によって読み出し時間が規定される。
ところで、実施例では、上述のようにして書き込み時間
および読み出し時間を測定する場合において必須の各ラ
ッチ６．７．８を、半導体メモリチップ内に一体形成し
ており、各ラッチ６．７゜８を外付けした従来例で問題
となっていた線容量や外部雑音の影響を無くすことがで
きるので、正確な書き込み時間および読み出し時間を容
易に測定でき、メモリ本体１の性能を最大限に引き出せ
るようになっている。したがって、高速応答が必要な特
殊用途の制御機器に半導体メモリを組み込む場合に好都
合である。
および読み出し時間を測定する場合において必須の各ラ
ッチ６．７．８を、半導体メモリチップ内に一体形成し
ており、各ラッチ６．７゜８を外付けした従来例で問題
となっていた線容量や外部雑音の影響を無くすことがで
きるので、正確な書き込み時間および読み出し時間を容
易に測定でき、メモリ本体１の性能を最大限に引き出せ
るようになっている。したがって、高速応答が必要な特
殊用途の制御機器に半導体メモリを組み込む場合に好都
合である。
［発明の効果］
本発明は上述のように構成されており、書き込み、読み
出し自在なメモリ本体と、アドレスデータをデコードす
るデコーダと、入力データのバッファと、メモリ本体か
らデータを読み出すセンスアンプと、出力データのバッ
ファとを１チップ化して成る半導体メモリにおいて、ア
ドレスデータをラッチするアドレスラッチと、入力デー
タをラッチする入力ラッチと、出力データをラッチする
出力ラッチとを上記チップ内に一体形成したものであり
、線容量や外部雑音の影響を無くすことができるので、
正確な書き込み時間および読み出し時間を容易に測定で
き、メモリ本体の性能を最大限に引き出せるという効果
がある。
出し自在なメモリ本体と、アドレスデータをデコードす
るデコーダと、入力データのバッファと、メモリ本体か
らデータを読み出すセンスアンプと、出力データのバッ
ファとを１チップ化して成る半導体メモリにおいて、ア
ドレスデータをラッチするアドレスラッチと、入力デー
タをラッチする入力ラッチと、出力データをラッチする
出力ラッチとを上記チップ内に一体形成したものであり
、線容量や外部雑音の影響を無くすことができるので、
正確な書き込み時間および読み出し時間を容易に測定で
き、メモリ本体の性能を最大限に引き出せるという効果
がある。
第１図は本発明一実施例のブロック回路図、第２図は同
上の動作説明図である。 １はメモリ本体、２はデコーダ、３，５はバッファ、４
はセンスアンプ、６，７．８はラッチである。 代理人 弁理士 石 １）長 七
上の動作説明図である。 １はメモリ本体、２はデコーダ、３，５はバッファ、４
はセンスアンプ、６，７．８はラッチである。 代理人 弁理士 石 １）長 七
Claims (1)
- （１）書き込み、読み出し自在なメモリ本体と、アドレ
スデータをデコードするデコーダと、入力データのバッ
ファと、メモリ本体からデータを読み出すセンスアンプ
と、出力データのバッファとを１チップ化して成る半導
体メモリにおいて、アドレスデータをラッチするアドレ
スラッチと、入力データをラッチする入力ラッチと、出
力データをラッチする出力ラッチとを上記チップ内に一
体形成したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298981A JPH02143557A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298981A JPH02143557A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143557A true JPH02143557A (ja) | 1990-06-01 |
Family
ID=17866691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298981A Pending JPH02143557A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011067892A1 (ja) * | 2009-12-03 | 2011-06-09 | パナソニック株式会社 | 半導体記憶装置 |
| US8867285B2 (en) | 2008-11-13 | 2014-10-21 | Hynix Semiconductor Inc. | Semiconductor apparatus and data write circuit of semiconductor apparatus for preventing transmission error |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177941A (ja) * | 1986-01-31 | 1987-08-04 | Fujitsu Ltd | マスタ・スライス型集積回路装置 |
-
1988
- 1988-11-25 JP JP63298981A patent/JPH02143557A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177941A (ja) * | 1986-01-31 | 1987-08-04 | Fujitsu Ltd | マスタ・スライス型集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8867285B2 (en) | 2008-11-13 | 2014-10-21 | Hynix Semiconductor Inc. | Semiconductor apparatus and data write circuit of semiconductor apparatus for preventing transmission error |
| WO2011067892A1 (ja) * | 2009-12-03 | 2011-06-09 | パナソニック株式会社 | 半導体記憶装置 |
| US8687440B2 (en) | 2009-12-03 | 2014-04-01 | Panasonic Corporation | Semiconductor memory device |
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