JPH02143714A

JPH02143714A - インターリーブ回路

Info

Publication number: JPH02143714A
Application number: JP29854188A
Authority: JP
Inventors: Toshimi Taniguchi; 谷口　敏美; Satoru Tojima; 東嶋　悟
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-11-25
Filing date: 1988-11-25
Publication date: 1990-06-01
Anticipated expiration: 2013-02-25
Also published as: JP2718108B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はインターリーフ回路に関し、特に誤り訂正符号
を用いたディジタル通信方式に使用するインターリーフ
回路に関する。

〔従来の技術〕

近年、衛星通信分野などに誤り訂正符号を用いたディジ
タル通信方式が採用されている。特に、５ＣＰＣ−ＰＳ
Ｋ変復調方式に用いられている誤り訂正符号にはブロッ
ク符号のＢＣＨ符号と畳み込み符号の自己直交符号があ
る。しかし、これらの誤り制定符号はランダムに発生す
るビット誤りについては訂正可能であるが、数ビツト連
続したバースト誤りには対処できないという欠点がある
。

そこで従来は、ブロック符号の場合に限ってＢＣＨ符号
による誤り訂正回路と第１１図に示すインターリーフ回
路を組み合わせることにより、数ビツト連続したバース
ト誤りに対処している。

このようなインターリーフ回路は、第１１図に示すよう
に、フレームカウンタ８１と、アドレスカウンタ８２，
８３と、データセレクタ８４，８５と、メモリ８６．８
７と、セレクタ８８と、セレクタ８９とを有する。フレ
ームカウンタ８１は送信データ信号１０３が入力された
時のみＩｔ　１１１となる送信要求信号１０１と送信ク
ロック信号１０２とを入力し、送信データ信号１０３の
１フレーム毎に″　１とＩｔ　Ｏｊｊを繰り返すセレク
タ制御信号１０４を出力する。アドレスカウンタ８２は
メモリ８６．８７のメモリアドレスを１行目から行方向
に順次アドレス指定するためのカウンタで、アドレスカ
ウンタ８３はメモリ８６，８７のメモリアドレスを左側
の列から列方向に順次アドレス指定するためのカウンタ
である。データセレクタ８４．８５はフレームカウンタ
８１のセレクタ制御信号１０４とこの信号の反転の値を
有するセレクタ制御信号１０９によりそれぞれメモリ８
６゜８７にアドレスカウンタ８２．８３のいずれのアド
レスカウンタでアドレス指定するか選択するためのセレ
クタであるゆメモリ８６，８７はともに同じ行Ｘ列のメ
モリセルアレイを持ち、送信データ信号１０３の１フレ
ームのビット数と同じメモリ容量をもっＲＡ）ｖｌｃラ
ンダムアクセスメモリ）であり、それぞれセレクタ制御
信号１０４，１０９のｉｔ　Ｏｐｐ　　Ｈ１”の極性に
したがって送信データ信号１０３の書き込み、読み出し
を行なう。セレクタ８９はメモリ８６が読み出しを行な
っている間はメモリ出力信号１１７を選択しミメモリ８
７が読み出しを行なっている間はデータ信号１１８を選
択し、両信号を選択し、両信号を多重化してインターリ
ーフ出力信号１１９として外部に出力するためのセレク
タである。

第１２図はインターリーフ回路の動作を示すタイムチャ
ートである。図中のＡ、Ｂ、Ｃ，・・・は送信データ信
号１０３のフレーム番号を示しており、“行″とはメモ
リ８６，８７のメモリアドレスを１行目から行方向に順
次アドレス指定することを示し、データセレクタ８４．
８５の出力１１５゜１１６における列”とはメモリアド
レスを左側の列から列方向に順次アドレス指定すること
を示し、”Ａ指定″とは送信データ信号１０３のフレ−
ムＡを書き込むモードを示し、″Ａ読出”とはフレーム
Ａを読み出すモードを示す。第１２図から分かるように
送信データ信号１０３のうち奇数フレームすなわちＡ、
Ｃ，Ｅ、・・・はメモリ８６に書き込まれ、偶数フレー
ムすなわちＢ、Ｄ、Ｅ。

・・・はメモリ８７に書き込まれる。また、メモリ８６
．８７に書き込まれる送信データ信号１０３は常にメモ
リセルの１行目から行方向に順次書き込まれ、左側の列
から列方向に順次読み出される。

また、メモリ８６．８７はセレクタ制御信号１０４とこ
の信号の反転の値を有するセレクタ制御信号１０９によ
り、メモリ８６が書き込みを行なっている間、メモリ８
７はセレクタ制御信号１０９の半周期前に書き込んだ送
信データ信号１０３の読み出しを行ない、逆にメモリ８
７が書き込みを行なっている間、メモリ８６はセレクタ
制御信号１０４の半周期前に書き込んだ送信データ信号
１ｏ３の読み出しを行なうといった動作をする。

次に受信側のデインターリーフ回路のブロック図を第１
３図に示す。デインターリーフ回路の構成要素はインタ
ーリーフ回路のそれと全く同じであるが、アドレスカウ
ンタとデータセレクタの接続がインターリーフ回路と逆
になっている。つまりデータセレクタ１０４，１０５は
それぞれセレクタ制御信号２０４，２０９がｔｔ　Ｏｕ
のとき送信データ信号１０３を選択し、Ｉｔ　Ｉ　ＩＩ
のときアドレスカウンタ１０２を選択する。そのため、
第１４図に示したデインターリーフ回路の動作を示すタ
イムチャートかられかるように、メモリ１０６゜１０７
に書き込まれる受信データ信号２０３は常に左側の列か
ら列方向に順次書き込まれ、読み出しは１行目から行方
向に順次読み出される。

第１５図に１フレームのビット長が４０９６ビツトの送
信データ信号１０３を６４Ｘ６４のメモリセルアレイを
もつメモリ８６．８７に書き込んだときのデータマトリ
ックスを、第１６図にそのときのインターリーフ回路と
デインターリーフ回路の入出力端子での任意のフレーム
のビット構成を示す。ここで第１６図中のインターリー
フ出力信号１１９と受信データ信号２０３のデータの値
は伝送空間でのビット誤りがなければ同じ値となる。い
ま、伝送空間でバースト誤りが発生し、受信データ信号
２０３の斜線の６４ビツトがバーストエラーを起したと
仮定すると、この受信データ信号２０３はデインターリ
ーフ回路で並べ換えられ、デインターリーフ出力信号２
２１として誤り訂正回路に送出される。この並べ換えの
時点で６４ビツト連続したバースト誤りは第１６図に示
すように４０９６ビツト中に均等に分配されるため等価
的に６４ビツト中１ビツトのランダム誤りとみなせる。

この値が誤り訂正回路の訂正可能ビット数以下であれば
誤り訂正回路の出力データ信号は誤りが訂正された信号
として地上回線に送出される。

〔発明が解決しようとする課題〕

上述した従来のインターリーフ回路を用い畳み込み符号
の場合のバースト誤り訂正を行なう場合について考える
。ここで、インターリーフ回路でＲＡＭから読み出す列
方向のビット長または、デインターリーフ回路でＲＡＭ
に書き込む列方向のビット長をインターリーフの次数と
よぶ。

いま、伝送空間でこのインターリーフの次数の２倍のビ
ットがバースト誤りを起したと仮定すると、このバース
ト誤りビットはデインターリーフ回路で並び換えられる
時点で１フレームに均等に分配さ九１等価的に２ビツト
連続したランダム誤りとなる。このようにビット誤りが
２ビツト連続して生じた場合、畳み込み符号法ではそれ
ぞれの誤りのパターンが重複して誤りの訂正ができなく
なるという欠点がある。

〔課題を解決するための手段〕

本発明のインターリーフ回路は、送信データ信号が入力
された時のみ（１１ＩＴとなる送信要求信号と送信クロ
ック信号とを入力してセレクタ制御信号を出力するフレ
ームカウンタと、前記送信要求信号と送信クロック信号
とを入力してメモリのアドレスを１行目から行方向に順
次アドレス指定する第１アドレスカウンタと、前記送信
要求信号と送信クロック信号とを入力してメモリのアド
レスを１列置きに奇数列についてのみ列方向に順次アド
レス指定する第２カウンタと、前記送信要求信号と送信
クロック信号とを入力してメモリのアドレスを１列置き
に偶数列についてのみ列方向に順次アドレス指定する第
３アドレスカウンタと、前記第１．第２．第３アドレス
カウンタの出力信号と前記フレームカウンタから出力さ
れるセレクタ制御信号とを入力してメモリのアトシスを
前記第１、第２．第３アドレスカウンタのどの出力信号
でアドレス指定するかを選択する第１．第２データセレ
クタと、送信データ信号を入力し前記第１゜第２データ
セレクタのどちらか一方の入力信号をアドレス指定信号
として入力し前記フレームカウンタの出力するセレクタ
制御信号により書込み。

読出しのモード設定を行ない送信データ信号の一時書込
み、読出しを行なう第１．第２メモリと、前記フレーム
カウンタの出力するセレクタ制御信号により、前記第１
．第２メモリからの読出しデータ信号を多重化してイン
ターリーフ出力信号として出力するセレクタとを具備す
ることを特徴とする。

本発明のインターリーフ回路は、送信データ信号が入力
された時のみＩｔ　Ｉ　ＩＩとなる送信要求信号と送信
クロック信号とを入力してセレクタ制御信号を出力する
フレームカウンタと、前記送信要求信号と送信クロック
信号とを入力してメモリのアドレスを１行目から行方向
に順次ＡＤ桁指定る第３ＡＤカウンタと、任意の複数列
置きに列方向へ順次ＡＤを指定する複数個のＡＤカウン
タと、前記第１．第２．第３ＡＤカウンタの出力信号と
前記フレームカウンタから出力されるセレクタ制御信号
とを入力してメモリのＡＤを前記第１．第２゜第３ＡＤ
カウンタのどの出力信号でＡＤ指定するかを選択する第
１．第２データセレクタと、送信データ信号を入力し前
記第１．第２データセレクタのどちらか一方の入力信号
をＡＤ指定信号として入力し前記フレームカウンタの出
力するセレクタ制御信号により書込み、読出しのモード
設定を行ない送信データ信号の一時書込み、読出しを行
なう第１．第２メモリと、前記フレームカウンタの出力
するセレクタ制御信号により、前記第１゜第２メモリか
らの読出しデータ信号を多重化してインターリーフ出力
信号として出力するセレクタとを具備することを特徴と
する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図、第２図は第１
図のインターリーフ回路の動作を示すフレームフォーマ
ット図である。

フレームカウンタ１は送信データ信号１０３が入力され
た時のみｉｔ　１　ｐｐとなる送信要求信号１０１と送
信クロック信号１０２とを入力し、データセレクタ４，
５とメモリ６６．６７とセレクタ８９に対し、第２図に
示すようなセレクタ制御信号１０４．１０５を出力する
。畳み込み符号化された送信データ信号１０３はメモリ
６６．６７に入力される。アドレスカウンタ８２，２．
３はそれぞれ送信要求信号１０１と送信クロック信号１
０２とを入力するが、アドレスカウンタ８２はメモリ６
６．６７のアドレスを１行目から行方向に順次カウント
アツプしてアドレス指定する行方向打順アドレス信号１
１２を出力し、アドレスカウンタ２はメモリアドレスの
奇数列のみを列方向に順次カウントアツプしてアドレス
指定する奇数列列方向アドレス信号１２３を出力し、ア
ドレスカウンタ３はメモリアドレスの偶数列のみを列方
向に順次カウントアツプしてアドレス指定する偶数列列
方向アドレス信号１２４を出力する。データセレクタ４
，５はどちらも行方向打順アドレス信号１１２．１２３
，１２４を入力し、さらにフレームカウンタ１のセレク
タ制御信号１０５と１０４、あるいはセレクタ制御信号
１０４をインバータ８８で反転したセレクタ制御信号１
０９による２系統の制御信号により、それぞれメモリ６
６．６７に対し、第２図に示すデータセレクタ信号１１
５゜１１６を出力する。メモリ６６．６７は、それぞれ
このデータセレクタ信号１１５，１１６とさらにフレー
ムカウンタ１とインバータ８８によるセレクタ制御信号
１０４，１０９による書込み／読出しくＲ／Ｗ）制御に
よって、入力した送信データ信号１０３を、第２図に示
すような手順で、１行目から順に行方向にデータを書込
み、次に奇数列を列方向にデータを読出し、後に偶数列
から行方向にデータを読み出すサイクルの動作を行なう
。

セレクタ８９はフレームカウンタ１とインバータ８８に
よるセレクタ制御信号１０４，１０９により、メモリ６
６．６７からの読出しデータ信号１１７．１１８を多重
化して、インターリーフ出力信号１１９を外部に出力す
る。

すなわちインターリーフ回路全体の動作として、第２図
において、送信データ信号１０３のフレームＡ、Ｂ、Ｃ
，Ｄはメモリ６６．６７での書込み／続出しによるシリ
アルパラレル変換により、インターリーフ出力信号１１
９においては順序が入れ換わり、Ａ奇（＝奇数列に書込
まれた分の信号フレームＡの行→列変換信号）、Ａ偶（
＝偶数列に書込まれた分の信号フレームＡの行→列変換
信号）、以下同様にＢ奇、Ｂ偶、Ｃ奇、Ｄ偶の順に出力
され、奇数ビットデータと偶数ビットデータとが交互に
繰返すフレームフォーマットとなる。

次に第１図のインターリーフ回路と組合わせて使用する
デインターリーフ回路を第３図のブロック図と第４図の
フレームフォーマット図を参照して説明する。

第３図のデインターリーフ回路の構成要素は第１図のイ
ンターリーフ回路のそれと同じであるが、アドレスカウ
ンタ１０２，７．８におけるカウント動作はそれぞれ次
のように異なる：第４図に示すように、アドレスカウン
タ１０２はメモリ３０６．３０７のアドレスの１列目か
ら列方向に順次カウントアツプしてアドレス指定する列
方向列順アドレス信号２１０を出力し、アドレスカウン
タ７はメモリアドレスの奇数列のみを行方向に順次カウ
ントアツプしてアドレス指定する奇数列行方向アドレス
信号２２１を出力し、アドレスカウンタ８はメモリアド
レスの偶数列行方向アドレス信号２２２を出力する。前
記の相違により、デインターリーフ回路にては、第４図
に示すように、第２図のインターリーフ出力信号１１９
に対応した、受信データ信号２０３のフレームＡ奇、Ａ
偶、Ｂ奇、Ｂ偶、・・・・・・は、メモリ３０６，３０
７において、フレームＡ音データ信号はメモリ３０６に
奇数列に行方向に書込まれ、次にフレームＡ偶が偶数行
に行方向に書込まれていき、その後に、１列目から列順
に列方向にデータが読み込まれていき、メモリ３０６が
読出しをしている間にメモリ３０７にては同様にフレー
ムＢ奇、Ｂ偶の書込みが行なわれ、以下同様に書込み、
読出しが行なわれる。

そして最終的に第３図のセレクタ８９の多重出力として
デインターリーフ信号２２０が第４図に示すように得ら
れ、第２図での送信データ信号１０３のフレームＡ、Ｂ
、Ｃ，Ｄが再現される。

ここで、第１図のインターリーフ回路を使用したデータ
伝送における、伝送空間でのバースト誤りの影響につい
て、インターリーフ次数６４ビツトのフレームビット長
４０９６ビツト（６４ピツ）、Ｘ６４）を例にとり、第
５図のデータマトリクスと第６図のフレームビット構成
図にて説明する。

第１図のインターリーフ回路のメモリ６６．６７におけ
るデータの書込み、読出しは第５図Ａのデータマトリク
スに従って行なわれ、第６図に示すように、送信データ
信号１０３にビット１，２゜３、・・・・・・４０９６
は、メモリの奇数列読出し→偶数列読出しに従い、イン
ターリーフ出力信号１１９に変換される。第１図のイン
ターリーフ回路と併用する第３図のデインターリーフ回
路のメモリ３０６．３０７におけるデータの書込み、読
出しは第５図Ｂのデータマトリクスに従′って行なわれ
。

第６図に示すインターリーフ出力信号１１９に対応した
受信データ信号２０３は、デインターリーフ信号２２０
として逆変換され、送信データ信号１０３のビット構成
１，２．・・・・・・４０９６が再現される。いま、第
６図中に斜線で示したように、伝送空間でインターリー
フ次数の倍にあたる１２８ビツト長の連続したバースト
誤りが発生したと仮定したとき、デインターリーフ信号
２２０では、ビット並び換え処理により、１フレーム中
において、どのバースト誤りビットも２ビツト連続とは
ならないことがわかる。

畳み込み符号法においては、誤り訂正回路では２ビツト
連続しない誤りは訂正可能であり、本発明の第１実施例
のインターリーフ回路を使用すれば、伝送空間でのバー
スト誤りの連続ビット数をインターリーフ次数の２倍ま
で許容できることになる。

一方、第１１図の従来のインターリーフ回路では、第１
６図において、受信データ信号２０３でのバースト誤り
がインターリーフ次数ビット長の斜線のビットｌ、６５
・・・・・・３９６９，４０３３を越えて、ビット２，
６６までバースト誤りを起したとすると、デインターリ
ーフ出力信号２２１において、ビット１，２およびビッ
ト６５，６６が２ビツト連続の誤りとなって、畳み込み
符号法の誤り訂正回路では、訂正不可能となってしまう
ので、従来ではインターリーフ次数の連続ビットまでし
か、バースト誤りを許容できない。

第７図は本発明の第２実施例のブロック図であり、第８
図は第７図の動作を示すフレームフォーマット図である
。

この実施例では第１図の第１実施例のインターリーフ回
路の構成要素に、さらにアドレスカウンタが１つ追加さ
れており、第１実施例ではインターリーフ回路の行列変
換処理においてメモリ読出し時の列方向アドレス指定を
奇数列と偶数列の２段階に分けたのに対し、第２実施例
ではメモリ読出し時列方向アドレス指定を（３ｎ−２）
列。

（３ｎ−１）列、３ｎ列（ｎは自然数１，２．・・・・
・・）の３段階に分けたものである。

第９図は第７図の実施例のインターリーフ回路と組合わ
せるデインターリーフ回路のブロック図で、第１０図は
そのフレームフォーマットを示す。

第１実施例にで説明したと同様に、インターリーフ回路
とデインターリーフ回路を組み合わせることにより、伝
送空間でのバースト誤りに対し、データ信号のビット並
べ換え処理により、畳み込み符号法の誤り訂正回路であ
るビット長までの連続ビットバースト誤りを訂正可能で
あるが、同じメモリ容量のインターリーフ回路構成にて
、第１実施例にてインターリーフ次数の２倍のビット長
まで連続バースト誤り訂正可能であったのに対し、この
第２実施例ではインターリーフ次数の３倍のビット長の
連続バースト誤りまで訂正可能であるという利点を有す
る。

また、同様にインターリーフ回路のアドレスカウンタ数
をＮ個に増やし、メモリの読出しをＮ列間隔で行なうこ
とにより、インターリーフ次数のＮ倍のビット長の連続
パース誤りまで誤り訂正可能とするインターリーフ回路
も考えられる。

〔発明の効果〕

以上説明したように本発明は、送信データ信号をＲＡＭ
にてシリアル−パラレル変換させる際に、ＲＡＭ読出時
のアドレス指定を１列以上の間隔をとりながら読出し指
定を行なわせることにより、伝送空間で、インターリー
フ次数の２倍のビット長のバースト誤りが発生した場合
でも、ビットの並べ換え操作により、２ビツト連続の誤
りとはならず、１ビット以上隔てたランダム誤りと変換
されるので、畳み込み符号形式の誤り訂正回路ならば訂
正可能になるという効果を奏する。このことは畳み込み
符号形式の回線での伝送品質の高信頼化に役立つ。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は第
１図の動作を示すタイミングチャート、第３図は第１図
のインターリーフ回路と組み合わせるデインターリーフ
回路のブロック図、第４図は第３図の動作を示すタイミ
ングチャート、第５図は第１図のインターリーフ回路内
のメモリと第３図のデインターリーフ回路内のメモリの
データマトリクス図、第６図は第１図、第３図のデータ
信号のフレームのビット構成図、第７図は本発明の第２
実施例のブロック図、第８図は第７図の動作を示すタイ
ミングチャート、第９図は第７図のインターリーフ回路
と組み合わせるデインターリーフ回路のブロック図、第
１０図は第９図の動作を示すタイミングチャート、第１
１図は従来例の構成を示すブロック図、第１２図は第１
１図の動作を示すタイミングチャート、第１３図は第１
１図のインターリーフ回路と組み合わせるデインターリ
ーフ回路のブロック図、第１４図は第１３図の動作を示
すタイミングチャート、第１５図は第１１図のインター
リーフ回路内のメモリと第１３図のデインターリーフ回
路内のメモリのデータマトリクス図、第１６図は第１１
回、第１３図のデータ信号のフレームのビット構成図で
ある。１．１１・・・フレームカウンタ、２，３，８２゜１２
．１３，１４・・・アドレスカウンタ、４，５゜１５．
１６・・・データセレクタ、６６．６７．７６゜７７・
・・メモリ、８９・・・セレクタ、１０１・・・送信要
求信号、１０２・・・送信クロック信号、１０３・・・
送信データ信号、１０４〜１０７，１０９，２０４〜２
０７，２０９・・・セレクタ制御信号、１１２゜１１３
．２１１・・・行方向打順アドレス信号、１１４．２１
０，２１１・・・列方向列順アドレス信号、１２３・・
・奇数列列方向アドレス信号、１２４・・・偶数列列方
向アドレス信号、２２１・・・奇数列行方向アドレス信
号、２２２・・・偶数列行方向アドレス信号、１２５・
・・（３ｎ−２）列列方向アドレス信号、１２６・・・
（３ｎ−１）列列方向アドレス信号、１２７・・・３ｎ
列列方向アドレス信号、２２２・・・偶数列行方向アド
レス信号、２２３・・・（３ｎ−２）行行方向アドレス
信号、２２４・・・（３ｎ−１）行行方向アドレス信号
、２２５・・・３ｎ行行方向アドレス信号、１１５，１
１６，２１３，２１４・・・データセレクタ信号、１１
７，１１８，２１５〜２１７・・・メモリ出力信号、１
１９・・・インターリーフ出力信号、２０１・・・ＡＣ
Ｑ信号、２０２・・・受信クロック信号、２０３・・・
受信データ信号、２２０・・・＼−ノす　く暮　ミ攪９　　々＼セ′は

Claims

【特許請求の範囲】

（１）送信データ信号が入力された時のみ“１”となる
送信要求信号と送信クロック信号とを入力してセレクタ
制御信号を出力するフレームカウンタと、前記送信要求
信号と送信クロック信号とを入力してメモリのアドレス
を１行目から行方向に順次アドレス指定する第１アドレ
スカウンタと、前記送信要求信号と送信クロック信号と
を入力してメモリのアドレスを１列置きに奇数列につい
てのみ列方向に順次アドレス指定する第２アドレスカウ
ンタと、前記送信要求信号と送信クロック信号とを入力
してメモリのアドレスを１列置きに偶数列についてのみ
列方向に順次アドレス指定する第３アドレスカウンタと
、前記第１、第２、第３アドレスカウンタの出力信号と
前記フレームカウンタから出力されるセレクタ制御信号
とを入力してメモリのアドレスを前記第１、第２、第３
アドレスカウンタのどの出力信号でアドレス指定するか
を選択する第１、第２データセレクタと、送信データ信
号を入力し前記第１、第２データセレクタのどちらか一
方の出力信号をアドレス指定信号として入力し前記フレ
ームカウンタの出力するセレクタ制御信号により書込み
、読出しのモード設定を行ない送信データ信号の一時書
込み、読出しを行なう第１、第２メモリと、前記フレー
ムカウンタの出力するセレクタ制御信号により、前記第
１、第２メモリからの読出しデータ信号を多重化してイ
ンターリーフ出力信号として出力するセレクタとを具備
することを特徴とするインターリーフ回路。
（２）送信データ信号が入力された時のみ“１”となる
送信要求信号と送信クロック信号とを入力してセレクタ
制御信号を出力するフレームカウンタと、前記送信要求
信号と送信クロック信号とを入力してメモリのアドレス
を１行目から行方向に順次アドレス指定する第１アドレ
スカウンタと、任意の複数列置きに列方向へ順次アドレ
スを指定する複数個のアドレスカウンタと、前記第１、
第２、第３アドレスカウンタの出力信号と前記フレーム
カウンタから出力されるセレクタ制御信号とを入力して
メモリのアドレスを前記第１、第２、第３アドレスカウ
ンタのどの出力信号でアドレス指定するかを選択する第
１、第２データセレクタと、送信データ信号を入力し前
記第１、第２データセレクタのどちらか一方の入力信号
をアドレス指定信号として入力し前記フレームカウンタ
の出力するセレクタ制御信号により書込み、読出しのモ
ード設定を行ない送信データ信号の一時書込み、読出し
を行なう第１、第２メモリと、前記フレームカウンタの
出力するセレクタ制御信号により、前記第１、第２メモ
リからの読出しデータ信号を多重化してインターリーフ
出力信号として出力するセレクタとを具備することを特
徴とするインターリーフ回路。