JPH02143786A - フレーム間符号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 高品位テレビ等に使用されるフレーム間符号化装置に関
し、 データの異常検出時に増大するデータをなくし、効率的
な伝送を可能にするフレーム間符号化装置を提供するこ
とを目的とし、 送信側に、所定の量からなるディジタルの画像データを
入力し、所定の規則にしたがって複数のデータ群に分割
する分割回路と、分割回路の出力データを入力してデー
タの正常時には加算・記憶部から読み出したデータとの
差を求め、受信側の制御回路においてデータの異常を検
出時には第３の記憶部から読み出したデータとの差を求
める減算回路と、減算回路の出力データを入力して直前
に記憶したデータとの加算を行った後記憶する加算・記
憶部と、加算・記憶部及び第３の記憶部と減算回路の間
に設けられ、制御回路の出力の制御信号によりデータの
正常時には加算・記憶部の出力の側に、又制御回路でデ
ータの異常を検出時には第３の記憶部の出力の側に切り
替える第１のスイッチと、減算回路に接続され、データ
の通信開始時にのみ減算回路の所定量の出力データを入
力し記憶する第３の記憶部とを設け、受信側に、伝送路
からのデータを入力してデータの正常時には第２の記憶
部から読み出したデータとの加算を行い、制御回路にお
いてデータの異常を検出時には第４の記憶部から読み出
したデータとの加算を行う第２の加算回路と、第２の加
算回路の出力を入力してデータの異常を検出し、検出時
に制御信号を出力する制御回路と、制御回路の出力デー
タを入力し記憶する第２の記憶部と、第２の記憶部及び
第４の記憶部と第２の加算回路の間に設けられ、制御回
路の出力の制御信号によりデータの正常時には第２の記
憶部の出力の側に、又データの異常を検出時には第４の
記憶部の出力の側に切り替える第２のスイッチと、制御
回路に接続され、データの通信開始時にのみ制御回路の
所定量の出力データを入力し記憶する第４の記憶部とを
設けて構成する。

〔産業上の利用分野〕

本発明は、高品位テレビ等に使用されるフレーム間符号
化装置の改良に関するものである。

この際、データの異常検出時に増大するデータをなくし
効率的な伝送を可能にするフレーム間符号化装置が要望
されている。

〔従来の技術〕

第３図は一例の画像信号データの分割を示す図である。

第４図は従来例のフレーム間符号化装置の構成を示すブ
ロック図である。

第４図において、テレビカメラにより撮像した画像信号
がアナログ／ディジタル変換回路（図示しない）により
ディジタルのデータに変換され、分割回路１に入力され
る。分割回路１において、第３図■に示すように例えば
白丸と黒丸の画素からなる画像データが同図■及び■に
示すように１つおきの画素からなる２つのデータ群Ｇ、
　、Ｇ２に分割される。

そしてデータ群Ｇ＋　、Ｇｚをそれぞれ減算器２１．２
−２に加える。減算器２−１．２−２において、後述す
るフレームメモリ６−１．６＝２から読み出したデータ
との差を１画素（例えば８ビツトからなるとする）毎に
求めて出力する。減算８２−１．２２の出力を量子化回
路３−１．３−２に加え、量子化回路３−１．３−２に
おいて上記差分値入力データを更に圧縮するために量子
化を行う。そして量子化を行ったデータをパラレル／シ
リアル変換回路（図示しない）によりシリアルのデータ
に変換して伝送路に送出すると共に加算Ｗｉ５−１．５
−２に加え、フレームメモリ６−１．６−２から読み出
したデータとの加算を行う。

上記加算器５−１．５−２の出力をパリティ付加回路７
−１．７−２に入力してパリティピットを付加し、出力
をフレームメモリ６−１．６−２に入力し、−時記憶す
る。フレームメモリ６−１．６−２には１フレーム（１
画面）単位でデータを一時記憶する。そしてフレームメ
モリ６−１．６−２に一時記憶したデータを１画素毎に
読み出して、スイッチの接点４−１．４−２（それぞれ
通常はａ、ａ’に設定している）を介して、減算器２−
１．２−２に加える。減算器２−１．２−２において、
上述したように分割回路１からの入力データとフレーム
メモリ６−１．６−２から読み出したデータとの差を求
める。

一方、受信側においては、伝送路からのシリアルのデー
タをシリアル／パラレル変換回路（図示しない）により
パラレルのデータに変換し、出力を加算器８−１．８−
２に加えて、後述するフレームメモリ１０−１．１０−
２から読み出したデータとの加算を１画素毎に行う。加
算したデータをパリティ検出回路１１−１．１１−２に
加え、パリティのチエツクを行う。データに異常がない
時には上記データをフレームメモリ１０−１．１０−２
に書き込み、−時記憶する。そして次の１画素に対応す
るデータが加算器８−１．８−２に入力した時フレーム
メモリ１０−１．１Ｏ−２に記憶した１画素分のデータ
を読み出して、伝送路からの入力データとの加算を行う
。そして加算器８−１．８−２の出力を合成回路１２に
入力して両者を合成する。

このようにして、送信側でフレーム間の差分を求めて伝
送路に送出したデータを、受信側で元の画像信号データ
に戻す。

今、パリティ検出回路１１−１又は１１−２においてデ
ータの異常を検出した時にはスイッチの選択信号を、送
信側及び受信側のスイッチの接点４−１．４２及び９−
１．９−２に加え、それぞれす、ｂ”側及びｄ、ｄ’　
にリリ替える。そして、送信側の減算器２−１．２−２
において、分割回路１からの入力データと一定値“０”
との差を求める。この差のデータ（即ち入力データその
もの）を量子化回路３−１．３−２に加える。又受信側
の加算器８−１．８−２において、伝送路からの入力デ
ータと一定値“０”との加算を行う。（即ち、差分のな
い入力データそのもの）。

このようにしてデータの異常検出時に対処していた。

〔発明が解決しようとする課題〕

しかしながら上述の装置の構成においては、データの異
常検出時に入力データと一定値“０”との差を求め伝送
するため（前回のフレームのデータとの差ではないため
）、情報量が増大し伝送効率が低下するという問題点が
あった。

したがって本発明の目的は、データの異常検出時に増大
するデータをなくし、効率的な伝送を可能にするフレー
ム間符号化装置を提供することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す装置の構成によって解決され
る。

即ち第１図において、２００は所定の量からなるディジ
タルの画像データを入力し、所定の規則にしたがって複
数のデータ群に分割する分割回路である。

２１０−１〜２１０−ｎは分割回路の出力データを入力
してデータの正常時には加算・記憶部６１０−１〜６１
０−ｎから読み出したデータとの差を求め、受信側の制
御回路１７５−１〜１７５−ｎにおいてデータの異常を
検出時には第３の記憶部１３５から読み出したデータと
の差を求める減算回路である。

６１０−１〜６１０−ｎは減算回路の出力データを入力
して直前に記憶したデータとの加算を行った後記憶する
加算・記憶部である。

４１０−１〜４１０−ｎは加算・記憶部及び第３の記憶
部と減算回路の間に設けられ、制御回路の出力の制御信
号によりデータの正常時には加算・記憶部の出力の側に
、又制御回路でデータの異常を検出時には第３の記憶部
の出力の側に切り替える第１のスイッチである。

１３５は減算回路に接続され、データの通信開始時にの
み減算回路の所定量の出力データを入力し記憶する第３
の記憶部である。

上記２００．２１０−１〜２１０−ｎ　、　６１０−１
〜６１０−ｎ　。

４１０−１〜４１０−ｎ　、１３５を送信側に設ける。

８１０−１〜８１０−ｎは伝送路からのデータを入力し
てデータの正常時には第２の記憶部１０５−１〜１０５
−ｎから読み出したデータとの加算を行い、制御回路に
おいてデータの異常を検出時には第４の記憶部１５５か
ら読み出したデータとの加算を行う第２の加算回路であ
る。

Ｈ５−１〜１７５−ｎは第２の加算回路の出力を入力し
てデータの異常を検出し、検出時に制御信号を出力する
制御回路である。

１０５−１〜１０５−ｎは制御回路の出力データを入力
し記憶する第２の記憶部である。

９１０−１〜９１０−ｎは第２の記憶部及び第４の記憶
部と第２の加算回路の間に設けられ、制御回路の出力の
制御信号によりデータの正常時には第２の記憶部の出力
の側に、又データの異常を検出時には第４の記憶部の出
力の側に切り替える第２のスイッチである。

１５５は制御回路に接続され、データの通信開始時にの
み制御回路の所定量の出力データを入力し記憶する第４
の記憶部である。

上記８１０−１〜８１０−ｎ　、　１７５−１〜１７５
−ｎ　、１０５−１〜１０５−ｎ　、９１０−１〜９１
０−ｎ　、　１５５を受信側に設ける。

〔作　用〕

第１図において、データの正常時には送信側の減算回路
２１０−１〜２１０−ｎにおいて、分割回路２００から
の入力データと加算・記憶部６１０−１〜６１０−ｎか
ら読み出したデータとの差が求められ、差のデータが伝
送路に送出される。一方、受信側では第２の加算回路８
１０−１〜８１０−ｎにおいて、伝送路からの入力デー
タと第２の記憶部１０５−１〜１０５−ｎがら読み出し
たデータとの加算を行う。そして第２の加算回路８１０
−１〜８１０−ｎの出力を合成することにより、元のデ
ータに戻す。

又、受信側の制御回路１７５−１〜１７５−ｎにおいて
データの異常を検出した時には、制御回路１７５−　Ｌ
〜１７５−ｎの出力の制御信号により送信側の第１のス
イッチ４１０−１〜４１０−ｎ及び受信側の第２のスイ
ッチ９１０−１〜９１０−ｎをそれぞれ第３及び第４の
記憶部１３５．１５５の出力側に切り替える。

そして、減算回路２１０−１〜２１０−ｎにおいて、第
３の記憶部１３５から読み出したデータと分割回路２０
０からの入力データとの差が求められ出力される。同様
に第２の加算回路８１０−１〜８１０−ｎにおいて、第
４の記憶部１５５から読み出したデータと伝送路からの
入力データとの加算が行われ出力される。

第３及び第４の記憶部！３５．１５５にはそれぞれデー
タの通信開始時における所定量のデータが入力され記憶
されている。このため減算回路２１０−１〜２１０−ｎ
において求められる差の出力データ量は、入力データそ
のものに比べ極めて少なくなる。

この結果、データの異常検出時に増大するデータをなく
し、効率的な伝送を実現することができる。

〔実施例〕

第２図は本発明の実施例の装置の構成を示すブロック図
である。

全図を通じて同一符号は同一対象物を示す。

第２図において、受信側でデータに異常がない正常時に
は従来例の場合と同様の動作を行う。

今、受信側のパリティ検出回路１１０においてデータの
異常を検出した時には、スイッチの切り替え信号を送信
側及び受信側のスイッチの接点４１．４２及び９１．９
２に加え、上記スイッチの接点をｂ、ｂ”及びｄ、ｄの
側に切り替える。そして送信側のフレームメモリ１３０
に通信開始時に記憶した最初のデータを読み出して、ス
イッチの接点４１．４２を介して減算器２１．２２に加
え、それぞれ分割回路２０からの入力データとの差を求
めて出力する。

一方、受信側でもフレームメモリ１５０に通信開始時に
記憶した最初のデータを読み出して、スイッチの接点９
１．９２を介して加算器８１．８２に加え、それぞれ伝
送路からの入力データとの加算を行う。

このようにして、データの異常検出時にデータを増大し
ないようにし、効率的な伝送を行うことができる。

〔発明の効果〕

以上説明したように本発明によれば、データの異常検出
時に増大するデータをな（することができ、効率的な伝
送が可能となる。

１３５は第３の記憶部、 ８１０−１〜８１０−ｎは第２の加算回路、９１０−１
〜９１０−ｎは第２のスイッチ、１０５−１〜１０５−
ｎは第２の記憶部、１５５は第４の記憶部、 １７５−１〜１７５−ｎは制御卸回路 を示す。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の装置の構成を示すブロック図
、 第３図は一例の画像信号データの分割を示す図、第４図
は従来例のフレーム間符号化装置の構成を示すブロック
図である。 図において ２００は分割回路、 ２１０−１〜２１０−ｎは減算回路、

Claims (1)

1. 【特許請求の範囲】 送信側に、所定の量からなるディジタルの画像データを
   入力し、所定の規則にしたがって複数のデータ群に分割
   する分割回路（２００）と、該分割回路の出力データを
   入力してデータの正常時には加算・記憶部（６１０−１
   〜６１０−ｎ）から読み出したデータとの差を求め、受
   信側の制御回路（１７５−１〜１７５−ｎ）においてデ
   ータの異常を検出時には第３の記憶部（１３５）から読
   み出したデータとの差を求める減算回路（２１０−１〜
   ２１０−ｎ）と、 該減算回路の出力データを入力して直前に記憶したデー
   タとの加算を行った後記憶する加算・記憶部（６１０−
   １〜６１０−ｎ）と、該加算・記憶部及び該第３の記憶
   部と該減算回路の間に設けられ、該制御回路の出力の制
   御１信号によりデータの正常時には該加算・記憶部の出
   力の側に、又該制御回路でデータの異常を検出時には該
   第３の記憶部の出力の側に切り替える第１のスイッチ（
   ４１０−１〜４１０−ｎ）と、該減算回路に接続され、
   データの通信開始時にのみ該減算回路の所定量の出力デ
   ータを入力し記憶する第３の記憶部（１３５）とを設け
   、 受信側に、伝送路からのデータを入力してデータの正常
   時には第２の記憶部（１０５−１〜１０５−ｎ）から読
   み出したデータとの加算を行い、該制御回路においてデ
   ータの異常を検出時には第４の記憶部（１５５）から読
   み出したデータとの加算を行う第２の加算回路（８１０
   −１〜８１０−ｎ）と、該第２の加算回路の出力を入力
   してデータの異常を検出し、検出時に制御信号を出力す
   る制御回路（１７５−１〜１７５−ｎ）と、該制御回路
   の出力データを入力し記憶する第２の記憶部（１０５−
   １〜１０５−ｎ）と、該第２の記憶部及び該第４の記憶
   部と該第２の加算回路の間に設けられ、該制御回路の出
   力の制御信号によりデータの正常時には該第２の記憶部
   の出力の側に、又データの異常を検出時には該第４の記
   憶部の出力の側に切り替える第２のスイッチ（９１０−
   １〜９１０−ｎ）と、該制御回路に接続され、データの
   通信開始時にのみ該制御回路の所定量の出力データを入
   力し記憶する第４の記憶部（１５５）とを設けたことを
   特徴とするフレーム間符号化装置。