JPH0214616A

JPH0214616A - 出力バッファ回路

Info

Publication number: JPH0214616A
Application number: JP63164314A
Authority: JP
Inventors: Giichi Kato; 義一加藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-30
Filing date: 1988-06-30
Publication date: 1990-01-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は出力バッファ回路に関し、特に相補型ＭＯ９半
導体集積回路における出力バッファ回路に関する。

〔従来の技術〕

従来、この種のＣＭＯ９出力バッファ回路としては、例
えば第５図（ａ）（ｂ）に示すようなものがあった。同
図において、出力バッファ回路は、入力端子６５がＮチ
ャネルＭＯＳトラジスタ（以降、ＮＭＯ３Ｔと略す）５
３及びＰチャネルＭＯＳトランジスタ（以降、ＰＭＯ３
Ｔと略す）５４よりなる出力バッファ駆動用のインバー
タ５１に接続され、インバータ５１はＮＭＯ３Ｔ５５及
びＰＭＯ３Ｔ５６よりなる０ＭＯ８出力バッファ５２を
通って半導体集積回路の出力端子６６に接続されている
。出力端子６６に負荷容量４７が接続されている。これ
らの回路は高レベル電源（以降、ＶｏＤと略す）７５と
低レベル電源（以降、ＶＢ２と略す）７６又は接地電位
（以降、ＧＮＤと略す）との間に構成されている。

次に動作について説明する。本回路は、ＣＭＯ８半導体
集積回路内部の信号を外部に出力するものである。この
ような回路は、インバータ５１の出力信号がロウレベル
から、ハイレベル、あるいはハイレベルからロウレベル
へ変化する過渡状態において、ＮＭＯ３Ｔ５５及びＰＭ
ＯＳＴ５６が同時にオンするため大きな貫通電流が両ト
ランジスタ５５．５６に流れる。特に出力バッファ５２
においては、一般的に容量負荷４７が大きいためトラン
ジスタサイズを大きくしなければならない。そのため、
貫通電流も非常に大きくなる。さらに、負荷容量４７の
容量値は大きくしかも、トランジスタ５５．５６のサイ
ズが大きいためトランジスタのオン抵抗が小さく、負荷
容量４７のパルス状充放電電流のピーク値が非常に大き
くなる。

〔発明が解決しようとする課題〕

上述した従来の出力バッファ回路は、貫通電流が大きい
ため消費電力が増大し、また、パルス状の充放電電流の
ピーク値及び貫通電流が大きいため電源配線等を介して
、共存する他の回路系統、特にアナログ系回路に対して
回路特性を劣化させるという問題点がある。例えば、ア
ナログ系回路としてサンプル・ホールド回路等において
は、サンプリング期間からホールド時間に移行する境界
点において前記パルス状放電電流に起因する雑音が介入
すると、サンプル・ホールドの正常動作が著しく阻害さ
れる。

本発明の目的は、トランジスタ回路及びＮＭＯＳトラン
ジスタ回路網の共通接続点に接続される負荷容量におけ
る電荷の充放電電流のピークを低減し、かつ貫通電流を
なくすことが可能な出力バッファ回路を提供することに
ある。

〔課題を解決するための手段〕

本発明のＣＭ　ＯＳバッファ回路は、ｍ（１より大きい
整数）個のＰチャネルＭＯＳトランジスタのソース電極
及びトレイン電極がそれぞれ共通に接続された第１のト
ランジスタ回路網と、ｎ（１より大きい整数）個のＮチ
ャネルＭＯＳトランジスタのソース電極及びドレイン電
極がそれぞれ共通に接続された第２のトランジスタ回路
網と、信号入力の論理レベル変化に対応するタイミング
をそれぞれｔｉ　（ｉ＝１．２，３．・・・、ｍ；ｔｌ
＜ｔ２くｔ３く・・・＜ｔｍ）時間遅延させたｍ個の出
力を有する第１のタイミング制御信号を設定し第１のし
きい値を有する第１のタイミング制御回路と、前記信号
入力の論理レベル変化に対応するタイミングをそれぞれ
Ｔｊ　（ｊ＝１．２．３．・・・。

ｎ　；　Ｔ１＜Ｔ２　＜Ｔ３　＜・・・＜Ｔｎ）時間遅
延させたｎ個に出力を有する第２のタイミング制御信号
を設定し第２のしきい値を有する第２のタイミング制御
回路とを有し、前記第１のトランジスタ回路網と前記第
２のトランジスタ回路網とが第１の電源と第２の電源と
の間に直列に接続され、前記第１のタイミング制御回路
の前記第１のタイミング制御信号のｍ個の出力がそれぞ
れ前記第１のトランジスタ回路網のｍ個のトランジスタ
のゲート電極に入力され、前記第２のタイミング制御回
路の前記第２のタイミング制御信号のｎ個の出力がそれ
ぞれ前記合２のトランジスタ回路網のｎ個のトランジス
タのゲート電極に入力され、前記第１のトランジスタ回
路網と前記第２のトランジスタ回路網の共通接続点から
出力端子が取り出されて構成される。

〔実施例〕

以下、本発明について図面を参照して説明する。

第１図は、本発明の一実施例によるＣＭＯ３出カバッフ
ァ回路を示す。同図において、インバータ１，２．４と
ＮＯＲゲート３．５とを含む第１のタイミング制御回路
１１ａと、インバータ６゜７．９とＮＡＮＤゲート８，
１０とを含む第２のタイミング制御回路１１ｂと、並列
的に接続された３個のＮＭＯ８Ｔ１２．１３．１４を含
むトランジスタ回路網１８と、並列点に接続された３個
のＰＭＯＳＴ１５．１６．１７を含むトランジスタ回路
網１９とを備えており、これらの回路はＶｏｏ７１とＶ
ｓｓ７２又はＧＮＤとの間に構成され、４５は負荷容量
である。なお、上記のインバータ１，２，４．６．７，
９．ＮＯＲゲート３゜５とＮＡＮＤゲート８．１０の入
出力特性は第３図に示されるようにインバータ６、ＮＡ
ＮＤゲー）８．１０のしきい値Ｖｔｈがインバータ１、
ＮＯＲゲート３．５のしきい値■。、よりも大きくなる
ように構成され、インバータ２，４．７．９のしきい値
Ｖｔｈｚはしきい値Ｖｔｈ＋とＶｔｈ３の間になるよう
に構成する。インバータ６．２．１はそれぞれしきい値
、Ｖｔｈｌ　、Ｖｔ１１２　＋　Ｖｔｈ３をもっている
。上記３つのインバータにおいて、第４図（ａ＞に示す
入力信号が入力された場合、この信号の領域Ａではイン
バータ６．１．２の出力がすべてハイレベルである。領
域Ｂではインバータｌの出力がロウレベルとなり、イン
バータ６．２の出力はまだハイレベルのままである。領
域Ｃではインバータ１．２の出力はロウレベルであり、
インバータ６の出力はまだハイレベルであり、領域りで
はインバータ６の出力がロウレベルとなり、インバータ
６．１．２の出力のすべてがレベルとなる。次に領域Ｅ
ではインバータ６の出力のみがハイレベルとなり、イン
バータ１．２の出力はロウレベルのままであり、領域Ｆ
ではインバータ６．２の出力がハイレベルであり、イン
バータ１の出力はロウレベルのままであり、領域Ｇでは
インバータ１の出力がハイレベルとなり、インバータ６
、．１．２の出力すべてがハイレベルである。

このように入力信号がロウレベルからハイレベル更にロ
ウレベルに変化する時、インバータ６と１の同時に変化
することはない。

次に第１の実施例の動作について説明する。第１図にお
いて、端子６１から入力される論理信号がロウレベルよ
りハイレベルに変わる第１の論理変化点を考えると、Ｎ
ＭＯ８Ｔ１２．１３゜１４のゲート電極における論理レ
ベルはしきい値Ｖ　（Ｂ　３を有するインバータ１、Ｎ
ＯＲゲート３゜５をそれぞれ介して、まず同時にロウレ
ベルに変化するが、この時しきい値Ｖｔｈｌを有するイ
ンバータ６、ＮＡＮＤゲート８．１０はまだ変化せず、
これらの出力はハイレベルのままである。次に、端子６
１からの入力レベルがＶｔ１１１まで高められると、Ｐ
ＭＯ３Ｔ１５のゲート電極と論理レベルはインバータ６
を介して、ゲート１段分の遅延時間１．後ハイレベルに
よりロウレベルに変化スル。ＰＭＯ９Ｔ１６のゲート電
極の論理レベルは端子６１から入力されるハイレベルの
論理信号とインバータ６の出力がインバータ７を介して
送られてくるゲート２段分の遅れのハイレベルの論理信
号とに対応してＮＡＮＤゲート８がハイレベルよりロウ
レベルになり、ゲート３段分の遅延時間ｔ２後にハイレ
ベルによりロウレベルに変化する。ＰＭＯ８Ｔ１７のゲ
ート電極の論理レベルは端子６１から入力されるハイレ
ベルの論理信号とＮＡＮＤゲート８の出力インバータ９
を介して送られてくるゲート４段分の遅れのハイレベル
の論理信号とに対応してＮＡＮＤゲート１ｏがハイレベ
ルによりロウレベルになり、ゲート５段分の遅延時間ｔ
３後にハイレベルよりロウレベルに変化する。この結果
、端子６１がら入力される第１の論理変化点に対して、
ＮＭＯ９１２，１３，１４はしきい値Ｖ＠ｈ３のレベル
に入力が達しな時、同時にオンからオフに切り換わり、
次にしきい値■ｔｈＩのレベルに入力が達した後、ＰＭ
Ｏ３Ｔ１５はゲート１段分の遅延時間ｔ！後オフがらオ
ンに切り換わり、ＰＭＯ３Ｔ１６はゲート３段分の遅延
時間ｔ２ｒ＆にオフからオンに切換わり、２ＭＯ５Ｔ１
７はゲート５段分の遅延時間ｓ　ｔ、＆にオフからオン
に切り換わる。端子６１からの入力レベルがロウレベル
、しきい値Ｖ□、のレベル、しきい値Ｖ２、のレベル、
ハイレベルの順に変化する過渡状態において、トランジ
スタ回路網１８のＮＭＯ３Ｔ１２，１３．１４とトラン
ジスタ回路網１９のＰＭＯ３Ｔ１５が同時にオンするこ
とがなくなる。これにより、貫通電流をなくすことがで
き、また、トランジスタ回路網１９の３つのトランジス
タがそれぞれ１．時間、ｔ２時間、ｔ。

時間後に順次オフ゛からオンに切り換わるため、負荷容
量４５に電荷を充電する充電電流のピーク値は１／３に
低減される。また、この時出力端子６２には論理レベル
Ｈが出力される。

次に、前記第１の論理レベル変化点に続く第２の論理レ
ベル変化点に対応して、端子６１から入力される論理信
号レベルがハイレベルよりロウレベルに変化すると、Ｐ
ＭＯＳＴ１５，１６゜１７のゲート電極における論理レ
ベルはしきい値Ｖｉｂ＋　を有するインバータ６、ＮＡ
ＮＤゲート８．１０をそれぞれ介して、まず同時にハイ
レベルに変化するが、この時しきい値Ｖｔｈｓを有すイ
ンバータ１．ＮＯＲゲート３．５はまだ変化せず、これ
らの出力はロウレベルのままである。次に、端子６１か
らの入力レベルがＶｔ１３まで下がると、ＮＭＯ８Ｔ１
２のゲート電極の論理レベルはインバータ１を介して、
ゲート１段分の遅延時間１．後ロウレベルよりハイレベ
ルに変化する９ＮＭＯ３Ｔ１３のゲート電極の論理レベ
ルは端子６１から入力されるロウレベルの論理信号とイ
ンバータ１の出力がインバータ２を介して送られてくる
ゲート２段分の遅れのロウレベルの論理信号とに対応し
てＮＯＲゲート３がロウレベルよりハイレベルになり、
ゲート３段分の遅延時間ｔ２後にロウレベルよりハイレ
ベルに変化する。ＮＭＯ３１４のゲート電極の論理レベ
ルは端子６１がら入力されるロウレベルの論理信号とＮ
ＯＲゲト３の出力がインバータ４を介して送られてくる
ゲート４段の遅れのロウレベルの論理信号とに対応して
ＮＯＲゲート５がロウレベルによりハイレベルになり、
ゲート５段分の遅延時間ｔ３後にロウレベルによりハイ
レベルに変化する。この結果、端子６１から入力される
第２の論理変化点に対して、ＰＭＯ３Ｔ１５，１６．１
７はしきい値Ｖｔ、、のレベルに入力が達した時、同時
にオンからオフに切り換わり、次にしきい値Ｖｔｂ３の
レベルに入力が達した後、ＮＭＯ３Ｔ１２はゲート１段
分の遅延時間ｔｌｒ＆にオフからオンに切り換わり、Ｎ
ＭＯ３Ｔ　１３はゲート３段分の遅延時間ｆ−２？ｔｃ
にオフからオンに切り換わり、ＮＭＯ３Ｔ１４はゲート
５段分の遅延時間ｔ３後にオフからオンに切り換わる。

端子６１がらの入力レベルがハイレベル、しきい値■ｔ
ｈｌのレベル、しきい値Ｖｔｈｉのレベル、ロウレベル
の順に変化する過渡状態において、トランジスタ回路網
１９のＰＭＯ３Ｔ１５．１６．１７とトランジスタ回路
網１８のＮＭＯ９Ｔ１２が同時にオンすることがなくな
り、これによって貫通電流をなくすことができ、また、
トランジスタ回路網１８の３つのトランジスタがそれぞ
れ１．時間、ｔ２時間、１３時間後に順次オフからオン
に切り換わるため、負荷容量４５の電荷を放電する放電
電流のピーク値は１７３に低減される。また、この時端
子６２には論理レベルＬが出力される。端子６１がハイ
レベルの時端子６２はハイレベルであり、端子６２がロ
ウレベルの時端子６２はロウレベルであるから、この出
力バッファ回路は正転の出力を得るバッファ回路例であ
る。

第２図は、本発明の他の実施例によるＣＭＯ３出力バッ
ファ回路に示す。図において、インバータ２１．２２，
２４．２６とＮＡＮＤゲート２３．２５とを含む第１の
タイミング制御回路３３ａと、インバータ２７．２８，
３０．３２とＮＯＲゲート２９．３１とを含む第２のタ
イミング制御回路３３ｂと、並列的に接続された３個の
ＮＭＯ３Ｔ３４．３５．３６を含むトランジスタ回路ｔ
１４４０と、並列的に接続された３個のＰＭＯ３Ｔ３７
．３８．３９を含むトランジスタ回路網４０とを備えて
おり、これらの回路はＶｏｏ７３と■５Ｓ７４又はＧＮ
Ｄとの間に構成され、４６は負荷容量である。

なお、上記のインバータ２１，２２，２４゜２６．２７
．２８，３０，３２．ＮＡＤＮゲート２３．２５．ＮＯ
Ｒゲート２９．３１の入出力特性は第３図に示されるよ
うにインバータ２１．ＮＡＮＤゲート２３．２５のしき
い値■２，１がインバータ２１、ＮＯＲゲート２９．３
１のしきい値Ｖｔｔｈ３よりも大きくなるように構成さ
れ、インバータ２２，２３，２４．２６，２８．３０３
２のしきい値Ｖｔｈｚはしきい値Ｖ１１，１とＶｔｌ＋
３の間になるように構成されている。これらインバータ
、ＮＡＮＤゲート、ＮＯＲゲートの動作は第１の実施例
と同様である。すなわち、入力信号がロウレベルからハ
イレベル更にロウレベルに変化する時、インバータ２２
と２８は同時に変化することはない。次に動作について
説明する。第２図において、端子６３から入力される論
理信号がロウレベルよりハイレベルに変わる第１の論理
変化点を孝えると、ＰＭＯ３Ｔ３７．３８．３９のゲー
ト電極における論理レベルは、しきい値Ｖ　ｔｈ２を有
するインバータ２８．３０．３２としきい値Ｖ　ｔｈｓ
を有するインバータ２７、ＮＯＲゲート２９．３０をそ
れぞれ介して、ゲート２段分の遅延時間ｔｌ後、同時に
ロウレベルよりハイレベルに変化するが、この時しきい
値Ｖｔｈ１を有するインバータ２１、ＮＡＮＤゲート２
３．２５及びしきい値Ｖｔｈ２を有するインバータ２２
，２４゜２６はまだ変化せず、これらの出力はロウレベ
ルのままである。次に端子６３からの入力レベルが■２
５．まで高められて、ＮＭＯ３Ｔ３４のゲート電極の論
理レベルはインバータ２１．２２を介して、ゲート２段
分に遅延時間ｔ、に変化する。ＮＭＯ８Ｔ３５のゲート
電極の論理レベルは端子６３から入力されるハイレベル
の論理信号とインバータ２１．２２を介して送られてく
るゲート２段分の遅れのハイレベルの論理信号とに対応
してＮＡＮＤゲート２３がハイレベルよりロウレベルに
なり、さらにインバータ２４で反転出力してゲート４段
分の遅延時間ｔ２後にロウレベルよりハイレベルに変化
する。ＮＭＯ３Ｔ３６のゲート電極の論理レベルは端子
６３から入力されるハイレベルの論理信号とインバータ
２４から送られてくるゲート４段分の遅れのハイレベル
の論理信号とに対応してＮＡＮＤゲート２５がハイレベ
ルよりロウレベルになり、さらに、イバータ２６で反転
出力して、ゲート６段の遅延時間ｔｓｆ＆にロウレベル
より、ハイレベルに変化する。この結果、端子６３から
入力される第１の論理変化点に対して、ＰＭＯ３Ｔ３７
，３８．３９はしきい値Ｖｔｈｓのレベルに入力が達し
た時、同時にオンからオフに切り換わり、次にしきい値
Ｖｔｈ、のレベルに入力が達した後、ＮＭＯＳＴ３４は
ゲート２段分に遅延時間ｔＩ後オフからオンに切り換わ
り、Ｎ　Ｍ　ＯＳ　Ｔ　３５はゲート４段分の遅延時間
ｔ２後にオンからオフに切り換わり、ＮＭＯ３Ｔ３６は
ゲート６段分の遅延時間ｔ３後にオフからオンに切り換
わる。端子６３からの入力レベルがロウレベル、しきい
値Ｖｔｈｓのレベル、しきい値ｖ　ｔｈｌのレベル、ハ
イレベルの順に変化する過度状態おいて、トラ・ンジス
タ回路網４１のＰＭＯ３Ｔ３７．３８．３９とトランジ
スタ回路網４０のＮＭＯ３Ｔ３４，３５．３６が同時に
オンすることがなくなり、これによって貫通電流をなく
すことができる。また、トランジスタ回路網４０の３つ
のトランジスタがそれぞれｔ１時間、ｔ２時間、ｔ３時
間後に順次オフからオンに切り換わるため、負荷容量４
６の電荷を放電する放電電流のピーク値は１／３に低減
される。また、この時端子６４には論理レベルＬが出力
される。次に、前記第１の論理レベル変化点に続く第２
の論理レベル変化点に対応して、端子６３から入力され
る論理信号レベルがハイレベルよりロウレベルに変化す
ると、ＮＭＯ３Ｔ３４．３５．３６のゲート電極におけ
る論理レベルはしきい値Ｖｉｂ＋を有するインバータ２
１．ＮＡＮＤゲート２３．２５としきい値Ｖｔｂｚを有
するインバータ２２，２４゜２６をそれぞれ介して、ま
ず同時にロウレベルに変化するが、この時しきい値Ｖｔ
ｈ２を有するインバーク１８，３０．３２及びしきい値
Ｖｔｈ３を有するインバータ２７、ＮＯＲゲート２９．
３１はまだ変化せず、これらの出力はハイレベルのまま
である。次に端子６３からの入力レベルがＶｔ１，３ま
で下がると、ＰＭＯ３Ｔ３７のゲート電極論理レベルは
インバータ２７．２８を介し、ゲート２段分の遅延時間
ｔ、後ハイレベルよりロウレベルに変化するＰＭＯＳＴ
３８のゲート電極に論理レベルは端子６３から入力され
るロウレベルの論理信号とインバータ２７．２８を介し
て送られてくるゲート２段分の遅れのロウレベルの論理
信号として対応してＮＯＲゲート２９がロウレベルより
ハイレベルになり′、さらにインバータ３ｏで反転出力
してゲート４段分の遅延時間ｔ２後にハイレベルよりロ
ウレベルに変化する。ＮＭＯ３Ｔ３９のゲート電極の論
理レベルは端子６３から入力されるロウレベルの論理信
号とインバータ３ｏがら遅られてくるゲート４段分の遅
れのロウレベルの論理信号とに対応してＮＯＲゲート３
１がロウレベルよりハイレベルになり、さらにインバー
タ３２で反転出力してゲート６段分の遅延時間ｔ３後に
ハイレベルよりロウレベルに変化する。この結果、端子
６３から入力される第２の論理変化点に対して、ＮＭＯ
３Ｔ３４，３５．３６はしきい値Ｖ２．のレベルに入力
が達した時、同時にオンからオフに切り換わり、次にし
き値ＶＬｂｓのレベルに入力が達した後、ＰＭＯ３Ｔ３
７はゲート２段分の遅延時間ｔ１後にオフからオンに切
り換わり、ＰＭＯ３Ｔ３８はゲート４段分の遅延時間ｔ
２ｔ＆にオフからオンに切り換わりＰＭＯ８Ｔ３９はゲ
ート６段分の遅延時間ｔ３後にオフからオンに切り換わ
る。端子６３がらの入力レベルがハイレベル、しきい値
Ｖｔｈ１のレベル、しきい値Ｖｔｈ３のレベル、ロウレ
ベルの順に変化する過渡状態において、トランジスタ回
路網４ｏのＮＭＯ３Ｔ３４，３５．３６とトランジスタ
回路網４１のＰＭＯ３Ｔ３７が同時にオンすることがな
くなり、これによって貫通電流をなくすことができ、ま
た、トランジスタ回路網４１の３つのトランジスタがそ
れぞれ１．時間、ｔ２時間、ｔ３時間後順次オフからオ
ンに切り換わるため、負荷容量４６に電荷を充電電流ピ
ーク値は１／３に低減される。また、この時端子６４に
は論理レベルＨが出力される。端子６３がハイレベルの
時、端子６４はロウレベルであり、端子６３がロウレベ
ルの時端子６４はハイレベルであるから、この出力バッ
ファ回路例である。

なお、本実施例では並列的に接続されたトランジスタ回
路網の１〜ランジスタ個数がＰＭＯ３とＮＭＯ３’ｒ’
とも３ＷＡの例について述べたが、並列的に接続された
トランジスタの数は３個に限定されるのではない。

〔発明の効果〕

以上説明したように本発明は、並列的に複数個に分割す
るＰＭＯＳトランジスタ回路網と、並列的に複数個に分
割するＮＭｏ５トランジスタ回路網を含む半導体集積回
路において、前記ＰＭＯＳトランジスタ回路網及び前記
ＮＭＯＳトランジスタ回路網と、論理レベル変化点に対
応するタイミングを制御する制御回路とを組合せて、タ
イミングに対応して生起し、制御回路の入力特性として
のしきい値をＰＭＯＳトランジスタ回路網側の場合とＮ
ＭＯＳトランジスタ回路網側の場合で異なる値を用いる
ため、ＰＭＯＳトランジスタ回路網及びＮＭＯＳトラン
ジスタ回路網の共通点に接続される負荷容量における電
荷の充電電流をもなくし、隣接するアナログ系回路等に
対する雑音による機能障害を著しく軽減することができ
る効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図は、
本発明の他の実施例を示す回路図、第３図はそれぞれ第
１図及び第２図のインバータ、ＮＯＲゲート、ＮＡＮＤ
ゲートの入出力特性図、第４図は回路の動作を説明する
ための波形図、第５図（ａ）は、従来のＣＭＯ３出力バ
出力バフフカ回路ック図、第Ｓ図（ｂ）は同図（ａ）の
トランジスタレベル回路図である。１．３．６．７，９．２１，２２．２４．２７．２８，
３０，３２．５１．５２・・・インバータ、３．５．２
９．３ｌ−ＮＯＲゲート、８９　２３．２５・・・ＮＡ
ＮＤゲート、１２，１３゜１４、　３４．　３５．　３
６．　５３．　５５・・・ＮＭＯ３Ｉ・ランジスタ、１
５，１６，１７，３７，３８゜３９．５４．５６・・・
ＰＭＯＳトラジスタ、１１ａ、１　ｌｂ、３３ａ、３３
ｂ−・・・タイミング制御回路、１８，１９，４０．４
１・・・トランジスタ回路網、４５．４６．４７・・・
負荷容量、６１．６４゜６６・・・出力端子、７１．７
３．７５・・・高レベル電源電圧、７２，７４．７６・
・・低レベル電源電圧又は接地電位。

Claims

【特許請求の範囲】

ｍ（１より大きい整数）個のＰチャネルＭＯＳトランジ
スタのソース電極及びドレイン電極がそれぞれ共通に接
続された第１のトランジスタ回路網と、ｎ（１より大き
い整数）個のＮチャネルＭＯＳトランジスタのソース電
極及びドレイン電極がそれぞれ共通に接続された第２の
トランジスタ回路網と、信号入力の論理レベル変化に対
応するタイミングをそれぞれｔｉ（ｉ＝１、２、３、・
・・、ｍ；ｔ＿１＜ｔ＿２＜ｔ＿３＜・・・＜ｔｍ）時
間遅延させたｍ個の出力を有する第１のタイミング制御
信号を設定し第１のしきい値を有する第１のタイミング
制御回路と、前記信号入力の論理レベル変化に対応する
タイミングをそれぞれＴｊ（ｊ＝１、２、３、・・・、
ｎ；Ｔ＿１＜Ｔ＿２＜Ｔ＿３＜・・・＜Ｔｎ）時間遅延
させたｎ個に出力を有する第２のタイミング制御信号を
設定し第２のしきい値を有する第２のタイミング制御回
路とを有し、前記第１のトランジスタ回路網と前記第２
のトランジスタ回路網とが第１の電源と第２の電源との
間に直列に接続され、前記第１のタイミング制御回路の
前記第１のタイミング制御信号のｍ個の出力がそれぞれ
前記第１のトランジスタ回路網のｍ個のトランジスタの
ゲート電極に入力され、前記第２のタイミング制御回路
の前記第２のタイミング制御信号のｎ個の出力がそれぞ
れ前記合２のトランジスタ回路網のｎ個のトランジスタ
のゲート電極に入力され、前記第１のトランジスタ回路
網と前記第２のトランジスタ回路網の共通接続点から出
力端子が取り出されていることを特徴とする出力バッフ
ァ回路。