JPH0214723B2 - - Google Patents

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JPH0214723B2
JPH0214723B2 JP58180100A JP18010083A JPH0214723B2 JP H0214723 B2 JPH0214723 B2 JP H0214723B2 JP 58180100 A JP58180100 A JP 58180100A JP 18010083 A JP18010083 A JP 18010083A JP H0214723 B2 JPH0214723 B2 JP H0214723B2
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JP
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microprocessor
clock
request signal
control circuit
stop
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Johns Hopkins University
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Johns Hopkins University
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61N—ELECTROTHERAPY; MAGNETOTHERAPY; RADIATION THERAPY; ULTRASOUND THERAPY
    • A61N1/00—Electrotherapy; Circuits therefor
    • A61N1/18—Applying electric currents by contact electrodes
    • A61N1/32—Applying electric currents by contact electrodes alternating or intermittent currents
    • A61N1/36—Applying electric currents by contact electrodes alternating or intermittent currents for stimulation
    • A61N1/372—Arrangements in connection with the implantation of stimulators
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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Description

【発明の詳細な説明】 技術分野 本発明は、マイクロプロセツサシステムに係
り、特に、体内植え込み式医療用装置のように電
力に制約のある環境で使用されるマイクロプロセ
ツサの作動を制御するクロツク制御回路に係る。
一般にマイクロプロセツサとして知られている
小型の電子式データプロセツサには数多くの用途
があるが、その１つとして、体内に植え込まれた
医療用装置の監視及び診断回路を制御することが
挙げられる。これらのマイクロプロセツサは、重
量及び寸法が比較的小さいので特に望ましいもの
となつている。然し乍ら、各々の使用目的におい
て、マイクロプロセツサは、ある程度の電力を必
要とし、そしてその電力需要はマイクロプロセツ
サによつて行われる“処理”動作の程度によつて
変化する。ここで、“処理”動作とは、マイクロ
プロセツサ内の種々のレジスタとのデータのやり
とりや、プロセツサにより行われる計算又は論理
動作を意味する。体内植え込み式医療用装置に使
用する場合には、通常、蓄電池がマイクロプロセ
ツサを作動させる電源となるが、この電池を使い
果たした場合には、マイクロプロセツサにより行
われる電気的な機能を維持するために、外科手術
を行つて電池を交換しなければならない。
上記の問題を軽減する１つの明らかな解決手段
は、最小限の電力しか必要としないマイクロプロ
セツサ論理回路および持久性のある長寿命電池の
両方またはいずれか一方を使用することである。
これらの技術によつて得られる効果は、ソリツド
ステート論理及び電池の設計技術の現状からして
限度がある。マイクロプロセツサの電源の有効寿
命を延ばすための別の明白な解決手段は、当該電
子回路を必要としない時間中、重要度の低い電子
回路への電力を遮断することであるが、データ収
集装置のようにマイクロプロセツサで制御される
装置の場合には、マイクロプロセツサに対する電
力を遮断するわけにはいかない。なぜならば、マ
イクロプロセツサの電力を遮断すると内部レジス
タの内容が失なわれることになるが、内部レジス
タの内容は、時間記録、データ記録、及びその他
の監視・制御動作のために連続的に維持されてい
ることを必要とするからである。また、マイクロ
プロセツサシステムの作動にとつて重要な幾つか
の形式の論理回路、例えば、能動的メモリは、そ
れらのデータ内容の有効性を保持するためにリフ
レツシユサイクルを繰り返すことが必要である。
リフレツシユサイクルは常時電力を必要とし、従
つて一時的にせよ、電力の供給を止めることはで
きない。メモリデータの転送と転送との間や、命
令の実行と実行との間のようなアイドリング時間
中にマイクロプロセツサを不作動にすることによ
つて相当量の電力を節約することができるけれど
も、然し、マイクロプロセツサ自体は、通常、デ
ータ処理システム内において他の全ての装置（例
えば、周辺装置やメモリ）を制御する唯一のユニ
ツトであり、これが不作動にされると、他の装置
との作動についての同期が失われるので、通常は
不作動にされない。
以上の点に鑑み、本発明の目的は、電力が制限
される環境で作動させられるマイクロプロセツサ
の所要電力を減少させるクロツク制御回路を提供
することである。
本発明の更に特定の目的は、アイドリング時間
中の電力消費を下げるとともに、作動再開時に他
の装置との同期を保つように、命令サイクル中の
最適なフエイズ（phase）でマイクロプロセツサ
のクロツクを開始させたり停止させたりするクロ
ツク制御回路を提供することである。
本発明の更に別の目的は、ランダムアクセスメ
モリを含むマイクロプロセツサシステムに使用す
るクロツク制御回路であつて、マイクロプロセツ
サがアイドリングしている時にシステムの他の周
辺装置がメモリを使用することができるようにす
るクロツク制御回路を提供することである。
本発明のその他の目的は、後述する実施態様に
関する説明から明らかとなるであろう。
発明の開示 本発明によれば、上記した本発明の目的、およ
び特定の目的ならびに更に別の目的は、マイクロ
プロセツサシステムに接続されていて、(1)マイク
ロプロセツサによる命令実行の作動サイクルにお
ける予定されたフエイズ（phase）をそれぞれ表
示するマイクロプロセツサからの命令サイクル同
期パルス信号に応答して、フエイズ（phase）パ
ルスを発生するフエイズ（phase）追跡回路と、
(2)このフエイズ追跡回路からのフエイズパルスお
よびマイクロプロセツサシステム内の種々の装置
からの停止／開始要求信号にそれぞれ応答して、
クロツク信号源からマイクロプロセツサにクロツ
クパルスが流れることを可能にしたり不可能にし
たりする開始／停止論理回路とを備えているクロ
ツク制御回路によつて達成される。
或る場合には、上記の停止要求信号及び開始要
求信号は、マイクロプロセツサによるダイレクト
メモリアクセスとダイレクトメモリアクセスとの
間に現れる。別の場合には、マイクロプロセツサ
が命令サイクルを完了した後に停止要求がなさ
れ、そしてマイクロプロセツサが命令サイクルを
開始する時に開始要求がなされる。マイクロプロ
セツサの作動開始及び停止は、フエイズパルスの
発生に伴つて起生するだけであり、すなわち、メ
モリのような装置が接続されている外部周辺バス
からマイクロプロセツサのＩ／Ｏデータラインが
論理的に切断された時だけに起生する。
好都合にも、マイクロプロセツサが切断されて
いる間に、他の周辺装置がメモリをアクセスする
ことができる。そのような訳で、上記のフエイズ
追跡回路は、また、フエイズ情報信号も発生して
この信号を周辺タイミングバスを通して、マイク
ロプロセツサおよび共有のメモリが接続されてい
るのと同じデータバスに接続されている周辺装置
に送信してマイクロプロセツサの命令サイクルの
現在状態を知らせるので周辺装置自体は、共有の
メモリとＩ／Ｏデータ転送を行う準備ができる。
本発明の要旨は特許請求の範囲において特に規
定するが、本発明の上記した各目的および効果
は、添付図面を参照して記述する以下の好ましい
実施例の説明より良く理解されよう。
発明の好ましい実施態様 上記したように、本発明は、例えば、体内植え
込み式医療用装置のように電力が制限される環境
で作動されるマイクロプロセツサ消費電力を節減
するのに有効である。本発明の開発にあたり、特
に、CMOS論理回路を用いたマイクロプロセツ
サ、例えばRCA社で製造されている1802マイク
ロプロセツサでは、そのスタテイク作動モード
と、ダイナミツク作動モードとの間に電力消費と
いう点でかなり大きな差があることが認められ
た。
第１図及び第２図は、本発明の構想を実施した
装置のブロツク回路図及びそのタイミング図であ
る。図示されたように、同期開始／停止論理回路
１２はマイクロプロセツサ１５の能動的なダイナ
ミツク作動モード期間中ライン３０上にクロツク
可能化（CLK EN）信号を発生し、そして非能
動的なスタテイツク作動モード期間中はこのクロ
ツク可能化信号を消去する。このクロツク可能化
信号が発生されるとアンドゲート１４は、可能化
されて、クロツク信号源１７からマイクロプロセ
ツサ１５の“CK”入力に直接クロツク信号を通
すことができる。マイクロプロセツサ１５は、こ
れらのクロツク信号でタイミングをとられている
間に、マイクロプロセツサ１５、メモリ１１、及
び周辺装置２１の間で転送されるデータを処理す
る。プロセツサバス１３にはメモリ１１が接続さ
れ、そして周辺バス２０は周辺装置２１をプロセ
ツサバス１３に接続する。メモリ１１は曲型的に
はアドレスライン及びデータランイの両方を有す
るランダムアクセスメモリである。然し、別の形
式の記憶装置を用いることができる。周辺バス２
０は通常データ収集プローブからの信号を送る。
体内植え込み式医療用装置における所期の用途
にあつては、通常、マイクロプロセツサ１５の作
動の約90パーセントがメモリの検索と、プロセツ
サバス１３及び周辺バス２０に接続された装置と
の間の情報転送に使われる。然し乍ら、時々は、
マイクロプロセツサ１５はデータ処理作動にもデ
ータ転送作動にも関与せず、従つてその内部レジ
スタ及び演算ユニツトをシーケンス（sequence）
する作動電力を必要としない。これらの状態は、
周辺装置２１の１つがデータ収集を行なつてサン
プリングしたデータを後でマイクロプロセツサ１
５が使用するようにメモリ１１に入力する時に生
じる。好ましい実施例においては、マイクロプロ
セツサ１５のデータラインがプロセツサバス１３
から論理的に切断されてメモリ１３のアドレスラ
イン及びデータラインが自由に使用し得られる時
間中に上記の転送が行われる。
作動中、フエイズ追跡回路１０は、マイクロプ
ロセツサの命令サイクル期間中にその作動の現在
のフエイズ（phase）を追跡する。好ましいマイ
クロプロセツサである1802マイクロプロセツサに
おいては、各命令サイクルは、それぞれクロツク
信号源１７からの８個のクロツクパルスの時間中
に経過する８個の段階またはフエイズを有してい
る。フエイズ追跡回路１０は、クロツク信号源１
７からのクロツク（LOCK）パルス１６と、マイ
クロプロセツサ１５からの同期（SYNC）信号１
８とを監視する。同期信号は、マイクロプロセツ
サ１５の命令サイクル中の８個のフエイズの予定
された１つのフエイズにおいて現れる。クロツク
パルス及び同期パルスと同期して、フエイズ追跡
回路１０は周辺バス２０上に一連の情報信号を発
生する。これらの情報信号は、マイクロプロセツ
サ１５が実行している現在の命令サイクルを周辺
装置に知らせる。また、フエイズ追跡回路１０
は、ライン２２上に開始／停止フエイズパルス
（SSPP）を発生してこれを同期開始／停止論理
回路１２に送る。この開始／停止フエイズパルス
も、クロツク信号源１７からのクロツクパルスと
同期して、マイクロプロセツサ１５の命令サイク
ル中の予定された１つのフエイズにおいて現れ
る。開始／停止フエイズパルスが発生され期間
中、マイクロプロセツサ１５のデータラインは高
インピーダンス状態にあり、従つてもし必要なら
ば、周辺装置２１は、上記したように、マイクロ
プロセツサ１５が休止している間にメモリバス１
３にアクセスすることができる。
また、開始／停止フエイズパルスが発生される
期間中に、同期開始／停止論理回路１２は、ライ
ン２４上に現われる停止要求（STOP）信号また
はライン２６上に現われる開始要求（START）
信号に応答することができる。開始要求信号また
は停止要求信号は、例えば、マイクロプロセツサ
１５が割込みを開始するか又はメモリ転送を完了
した時に、マイクロプロセツサ１５から送出され
る。同期開始／停止論理回路１２が停止要求信号
を受け取つた場合には、ライン３０上に現れてい
るクロツク可能化信号が、次の開始／停止フエイ
ズパルスの発生時に消失する。同様に、マイクロ
プロセツサ１５が休止している場合には、同期開
始／停止論理回路１２が、フエイズ追跡回路２２
からの次の開始／停止フエイズパルスの発生時
に、ライン２４上の開始要求信号に応答してクロ
ツク可能化信号を発生する。従つて、フエイズ追
跡回路１０は、例えば、命令サイクルにおける所
望のフエイズ、例えば、マイクロプロセツサ１５
がプロセツサバス１３から論理的に切断された時
に同期して、常にマイクロプロセツサが休止状態
になるか、または作動状態になることを確保す
る。
ライン２８上のリセツト（RESET）信号は、
同期開始／停止論理回路１２が作動する前に、同
期開始／停止論理回路１２内の全てのラツチ及び
ゲートを初期化すなわちリセツトさせる。これに
よつて、マイクロプロセツサシステムに最初に電
力が供給された同期開始／停止回路１２は作動状
態に置かれる。
第３図は、第１図を参照して以上に述べた同期
開始／停止論理回路１２及びフエイズ追跡回路１
０の詳細な回路図である。フエイズ追跡回路１０
は、８進カウンタ（例えばリングカウンタ）およ
びデコーダ回路３４を備えており、この回路は、
クロツク信号源１７（第１図）からの各クロツク
パルスの受信に応答して１ビツト位置を指示す
る。８進カウンタおよびデコータ回路３４は、ク
ロツクパルスに応答して、８個のパルスをカウン
トするたびに、またはカウントビツトがリングカ
ウンタ内を循環して位置“１”にくるたびに、開
始／停止フエイズを発生する。フエイズ“１”に
おいては、マイクロプロセツサ１５のＩ／Ｏアド
レスライン及びデータラインが高インピーダンス
状態にある。マイクロプロセツサ１５からの同期
（SYNC）信号であるタイミングパルス“Ｂ”
（TPB）は、アンドゲート３６の一方の入力を可
能化し、カウンタおよびデコーダ回路３４は、マ
イクロプロセツサ１５の各命令サイクルの始めに
クロツク信号源１７からのアンドゲート３６の他
方の入力に送られるクロツクパルスと同期して、
初期化すなわちリセツトされる。
ライン２４上に開始要求信号を発生するため
に、同期開始／停止論理回路１２は、割込
（INT）信号やダイレクトメモリアクセスイン
（DMAIN）信号、ダイレクトメモリアウト
（DMAOUT）信号のような種々の制御信号に応
答するオアゲート３８を備えている。これらの信
号は、ランダムアクセスメモリ１１とのメモリデ
ータの転送を開始させたり終了させたりする。ま
た、同期開始／停止論理回路１２は、アンドゲー
ト４６を備えており、このゲートは、ライン２６
上にマイクロプロセツサ１５の停止要求信号を発
生するために、シーピーユウ完了（CPU
DONE）信号、ダイレクトメモリアクセスイン
完了（DMAIN DONE）信号又は、ダイレクト
メモリアクセスアウト完了（DMA OUT
DONE）信号のような種々の周辺装置作動完了
信号に応答する。これらの信号は、マイクロプロ
セツサが命令シーケンスを完了したこと、又は、
メモリ転送作動が完了し、従つて、マイクロプロ
セツサを停止してもよいことを指示する。
マイクロプロセツサを停止させるためには、ラ
イン２４上に開始要求信号が存在しないと仮定す
ると、ライン２６上に停止要求信号が発生される
ことに応答してフリツプ―フロツプ５４がセツト
される。フリツプ―フロツプ５４の“Ｑ”出力及
びライン２２上の開始／停止フエイズパルスによ
つてアンドゲート５６が作動して第２のフリツプ
―フロツプ５８がセツトされる。このフリツプ―
フロツプ５８もまた開始／停止フエイズパルスの
発生時にセツトされる。その時、フリツプ―フロ
ツプ５８は、その“”出力において、ライン３
０上の可能化信号を作用不能にしてアンドゲート
１４を作動不可能にすることによりクロツク信号
源１７からのクロツクパルスがライン１６を経て
マイクロプロセツサ１５に転送されるのを阻止す
る。また、フリツプ―フロツプ５８は、その
“Ｑ”出力に可能化信号を発生し、この信号はオ
アゲート６２を経てフリツプ―フロツプ５４の
“Ｒ”入力に供給されてフリツプ―フロツプ５４
をリセツトすると共に、フリツプ―フロツプ５８
のフイードバツク路に接続されたオアゲート６０
を通してその“Ｄ”入力に供給され、ライン２４
上に開始要求が出されるまでフリツプ―フロツプ
５８自体をセツト状態に保持する。
マイクロプロセツサ１５の作動を再開させるた
め、すなわちアンドゲート１４をクロツクパルス
が通過することを許すためには、ライン２２上に
開始／停止フエイズパルスが現われた時にライン
２４上の開始要求信号がフリツプ―フロツプ５８
をセツトさせる。フリツプ―フロツプ５８がセツ
トされると、その“”出力から可能化信号が発
生されて、アンドゲート１４が作動可能にされ、
それによつてクロツク信号源１７からのクロツク
パルスがマイクロプロセツサ１５に通過すること
が可能になる。
以上の説明は、本発明の構想を実施する好まし
い実施例を述べたものであり、本発明の範囲はこ
れに限定するものではない。本発明の効果及び目
的の幾つか又は全てを達成しつつ、上記の実施例
に種々の変更を行ない得ることは明らかであろ
う。それ故、このような変更及び修正は全ての本
発明の特許請求の範囲内に含まれるものとする。
【図面の簡単な説明】
第１図は本発明の構想を実施したクロツク制御
回路のブロツク回路図、第２図は第１図のクロツ
ク制御回路のタイミング図、そして第３図は第１
図の回路の１部分の詳細な回路図である １０……フエイズ追跡回路、１１……メモリ、
１２……同期開始／停止論理回路、１３……プロ
セツサバス、１４……アンドゲート、１５……マ
イクロプロセツサ、１７……クロツク信号源、２
０……周辺バス、２１……周辺装置。

Claims (1)

  1. 【特許請求の範囲】 １ 入力／出力データラインおよびアドレスライ
    ンを有し各命令サイクルの複数の連続的フエイズ
    においてクロツクパルスに応答して命令を処理す
    るマイクロプロセツサと、周辺装置と、上記マイ
    クロプロセツサおよび周辺装置によつて共用され
    るメモリ手段とを含むマイクロプロセツサシステ
    ム用のクロツク制御回路であつて、 クロツクパルスを発生するクロツク信号源と； 上記クロツクパルスと上記マイクロプロセツサ
    の各命令サイクルにおける予定されたフエイズと
    に応答して、上記マイクロプロセツサの入力／出
    力ラインおよびアドレスラインが何時高インピー
    ダンス状態にあるかを指示するフエイズパルス信
    号を発生するフエイズ追跡手段と； 上記マイクロプロセツサが命令シーケンスを完
    了する時に発生される停止要求信号と、上記マイ
    クロプロセツサが命令シーケンスを開始する時に
    発生される開始要求信号とを受け取る受信手段
    と； 上記フエイズパルス信号と上記停止要求信号と
    に応答して上記マイクロプロセツサへの上記クロ
    ツクパルスの転送を不可能ならしめ、上記開始要
    求信号に応答して上記マイクロプロセツサへの上
    記クロツクパルスの転送を可能ならしめる同期論
    理手段と； を備えている、ことを特徴とするクロツク制御回
    路。 ２ 前記停止要求信号は、前記マイクロプロセツ
    サと前記メモリ手段との間のデータ転送が完了し
    た時に発生され、前記開始要求信号は、上記メモ
    リ手段とのデータ転送の開始に応答して発生され
    る、特許請求の範囲第１項記載のクロツク制御回
    路。 ３ 前記周辺装置は、前記フエイズ追跡手段に接
    続されていて、前記フエイズパルス信号が前記マ
    イクロプロセツサの入力／出力ラインおよびアド
    レスラインが高インピーダンス状態であることを
    指示した時に前記メモリ手段にアクセスすること
    を許される、特許請求の範囲第２項記載のクロツ
    ク制御回路。
JP58180100A 1982-09-28 1983-09-28 マイクロプロセツサ用の同期式クロツク停止装置 Granted JPS5981720A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/425,668 US4545030A (en) 1982-09-28 1982-09-28 Synchronous clock stopper for microprocessor
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Publications (2)

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JPS5981720A JPS5981720A (ja) 1984-05-11
JPH0214723B2 true JPH0214723B2 (ja) 1990-04-09

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ID=23687539

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58180100A Granted JPS5981720A (ja) 1982-09-28 1983-09-28 マイクロプロセツサ用の同期式クロツク停止装置

Country Status (9)

Country Link
US (1) US4545030A (ja)
JP (1) JPS5981720A (ja)
AU (1) AU557250B2 (ja)
CA (1) CA1196423A (ja)
DE (1) DE3335145A1 (ja)
FR (1) FR2533719A1 (ja)
GB (1) GB2127999B (ja)
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NL (1) NL8303313A (ja)

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