JPH02148227A - 二重化処理装置 - Google Patents

二重化処理装置

Info

Publication number
JPH02148227A
JPH02148227A JP30103088A JP30103088A JPH02148227A JP H02148227 A JPH02148227 A JP H02148227A JP 30103088 A JP30103088 A JP 30103088A JP 30103088 A JP30103088 A JP 30103088A JP H02148227 A JPH02148227 A JP H02148227A
Authority
JP
Japan
Prior art keywords
processing device
active
standby
processing
test program
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP30103088A
Other languages
English (en)
Inventor
Takao Hayashi
孝雄 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP30103088A priority Critical patent/JPH02148227A/ja
Publication of JPH02148227A publication Critical patent/JPH02148227A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、二重化処理装置に関し、特に、アクティブ側
の処理能力を向上せしめることが可能な二重化処理装置
に関する。
[従来の技術] 一般に、二重化処理装置では、いずれかの処理装置をア
クティブにでき、アクティブである処理装置は自系に接
続された主記憶から命令およびデータを読み出してオン
ライン動作を行ない、一方のスタンバイ系処理装置はそ
の系の正常性をチエツクするテストプログラムを実行し
ている。すなわち、待機予備装置であるスタンバイ系で
は、故障検出を行なうテストプログラムをアクト側のオ
ンラインプログラムの実行と並行して実行し、待機子(
11a装置の故障を未然に防ぐように構成されていた。
ところで、従来の二重化処理装置では、アクティブ側処
理装置のメモリでオンラインプログラムを実行し、メモ
リ更新は両系に行なうことによってメモリ内容を二重化
していた。従って、スタンバイ系のテストプログラムは
アクティブ側から常に更新されるメモリを共有して使用
していた。
[解決すべき課題] 上述した従来の二重化処理装置では、スタンバイ側で常
にテストプログラムを走行させていたため、アクティブ
側の処理能力を低下させてしまうという課題があった。
本発明は、上記課題にかんがみてなされたもので、アク
ティブ側から必要時にのみスタンバイ系においてテスト
プログラムを走行させることにより、アクティブ側の処
理能力の低下を防止せしめることが可能な二重化処理装
置の提供を目的とする。
[課題の解決手段] 上記目的を達成するため、本発明の二重化処理装置は、
障害報告線と通知線によって接続され、アクティブ系と
スタンバイ系を構成する二つの処理HWと、この二つの
処理装置のそれぞれにバスを介して接続される主記憶と
、上記処理装置と主記憶を接続する二つのバス間を接続
するキューと、上記二つのバスのそれぞれでバス使用権
の競合を調整するバスアービタとを有する二重化処理装
置において、上記処理装置のうち、アクティブ系処理装
置は、上記スタンバイ系処理装置におけるテストプログ
ラムを起動させるスタンバイ系テストプログラム起動手
段と、上記スタンバイ系処理装置が通知する確認用デー
タを受け取フてスタンバイ系処理装置の正常性を確認す
る正常性確認手段を備え、上記スタンバイ系処理装置は
、テストプログラムの実行後、正常性を確認するための
確認用データを割り込みによって上記アクティブ系処理
装置に通知する確認データ通知手段を備えた構成としで
ある。
[実施例コ 以下、図面にもとづいて本発明の詳細な説明する。
第1図は、本発明の一実施例に係る二重化処理装置のブ
ロック図である。
同図において、1−1. 1−2はそれぞれアクティブ
系とスタンバイ系の処理装置、2−1.2−2はそれぞ
れの系に用意されたメモリである。
また、3は他系メモリ更新用のキューであり、スタンバ
イ側のキューがメモリ更新を行なう。そして、4−1.
4−2はそれぞれの系のバスアービタである。
つぎに、5は両プロセッサ間に設けられた障害報告線、
6は両プロセンサ間で直接データを送受するための両系
間通信線である。
上記構成において、いま、処理装置1−1がアクティブ
系、1−2がスタンバイ系とする。
処理装置1−1は、メモリ2−1から命令とデータを読
み出してオンラインプログラムを実行する。そして、書
き込み時は、メモリ2−1.2−1の両方に対して行な
う。また、このとき同時に、キュー3には書き込み時の
アドレスとデータが積み込まれる。
キュー3は、自律的にこれらの情報をキューから掃き出
し、バスアービタ4−2によってスタンバイメモリ2−
2との通信権を獲得した後、メモリ2−2に書き込みを
行なう。
スタンバイ処理装置1−2は、メモリ2−2上のオンラ
インエリアと重複しないエリア上に故障検出プログラム
を有しており、アクト側処理装置1−1の実行と独立に
故障検出プログラムを実行する。この故障検出プログラ
ムは、自信が障害を検出した場合、障害報告線5により
アクティブ系処理装置に割り込みを発生する。
さて、アクティブ系では、スタンバイ系の障害検出プロ
グラム(テストプログラム)を起動せしめるため、以下
のようなシーケンスの起動プログラムを実行する。
この起動プログラムは、まずスタンバイ系のプログラム
を起動するため、両系間通信線6によってスタンバイ系
プログラムを特定の番地からスタートさせる。また、こ
のとき同時に確認データも送出する。そして、起動プロ
グラム自身は一定時間がくるまでサスペンドする。従っ
て、この間、アクティブ側はオンライン処理を継続する
一方、スタンバイ側では、両系間通信線6からの指示で
テストプログラムが起動され、ある時間だけテストプロ
グラムを実行する。そして、テストプログラムが一応正
常に終了すると、先の確認データに一定の演算を施した
後、アクティブ側に両系間通信線6を通して割り込みで
報告する。
これに対し、アクティブ側は割り込みを受けるとオンラ
イン処理を一時中断し、先の起動プログラムを再開する
。そして、起動プログラムは受信データが確認データに
一定の演算を施したものと一致しているか否かチエツク
する。
この結果、チエツクが成功である場合、起動プログラム
は正常終了し、オンラインプログラムが再開される。
しかし、チエツクによって異常であると検出された場合
、スタンバイ側診断プログラムを起動する。
また、起動プログラムがスタンバイ側を起動しても一定
時間以内に割り込みが発生しない場合には、スタンバイ
側異常として処理し、診断プログラムを起動させる。
[発明の効果] 以上説明したように本発明は、スタンバイ系の故障検出
プログラムの起O1iニアクチイブ側の主導権のもとに
行なうことにより、アクティブ側能力を低下させること
なくスタンバイ側テストを行なうことが可能な二重化処
理装置を提供できるという効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例に係る二重化処理装置のブロ
ック図である。 1−1.l−2:処理装置 2−1.2−2:メモリ 3       :キュー 4−1.4−2:パスアービタ 5      :障害報告線 6      :両系間通信線 第1図

Claims (1)

    【特許請求の範囲】
  1. 障害報告線と通知線によって接続され、アクティブ系と
    スタンバイ系を構成する二つの処理装置と、この二つの
    処理装置のそれぞれにバスを介して接続される主記憶と
    、上記処理装置と主記憶を接続する二つのバス間を接続
    するキューと、上記二つのバスのそれぞれでバス使用権
    の競合を調整するバスアービタとを具備する二重化処理
    装置において、上記処理装置のうち、アクティブ系処理
    装置は、上記スタンバイ系処理装置におけるテストプロ
    グラムを起動させるスタンバイ系テストプログラム起動
    手段と、上記スタンバイ系処理装置が通知する確認用デ
    ータを受け取ってスタンバイ系処理装置の正常性を確認
    する正常性確認手段を有し、上記スタンバイ系処理装置
    は、テストプログラムの実行後、正常性を確認するため
    の確認用データを割り込みによって上記アクティブ系処
    理装置に通知する確認データ通知手段を有するものであ
    ることを特徴とする二重化処理装置。
JP30103088A 1988-11-30 1988-11-30 二重化処理装置 Pending JPH02148227A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30103088A JPH02148227A (ja) 1988-11-30 1988-11-30 二重化処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30103088A JPH02148227A (ja) 1988-11-30 1988-11-30 二重化処理装置

Publications (1)

Publication Number Publication Date
JPH02148227A true JPH02148227A (ja) 1990-06-07

Family

ID=17892004

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30103088A Pending JPH02148227A (ja) 1988-11-30 1988-11-30 二重化処理装置

Country Status (1)

Country Link
JP (1) JPH02148227A (ja)

Similar Documents

Publication Publication Date Title
US5226152A (en) Functional lockstep arrangement for redundant processors
EP0306244B1 (en) Fault tolerant computer system with fault isolation
US5255367A (en) Fault tolerant, synchronized twin computer system with error checking of I/O communication
EP0306348A2 (en) Dual rail processors with error checking on i/o reads
EP0306209A2 (en) Dual rail processors with error checking at single rail interfaces
JPH02132528A (ja) 二重化処理装置におけるチェック方法
US7631226B2 (en) Computer system, bus controller, and bus fault handling method used in the same computer system and bus controller
NL9000692A (nl) Duplex-computerstelsel.
CN103443774A (zh) 信息处理装置和控制方法
JPH02148227A (ja) 二重化処理装置
US5446875A (en) System to pass through resource information
JP2772052B2 (ja) 資源情報引き継ぎ処理方法
JP2693627B2 (ja) プログラマブルコントローラの二重化システム
JP3127941B2 (ja) 二重化装置
JP2845616B2 (ja) マルチプロセッサシステム
JP2906197B2 (ja) 二重化バス装置
JP2985188B2 (ja) 二重化計算機システム
JPH02205956A (ja) マルチプロセッサシステムにおけるデュアルポートメモリの故障診断装置
JPS62212865A (ja) マルチプロセツサ制御方式
JPH0293953A (ja) 二重化情報処理装置
JPH0795311B2 (ja) 二重化処理装置
JP2876676B2 (ja) プロセッサ間通信制御方法
JPS6321217B2 (ja)
JPH02297238A (ja) マルチプロセツサの診断方式
JPH0527146B2 (ja)