JPH02148239A - データ処理システム - Google Patents
データ処理システムInfo
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- JPH02148239A JPH02148239A JP1260386A JP26038689A JPH02148239A JP H02148239 A JPH02148239 A JP H02148239A JP 1260386 A JP1260386 A JP 1260386A JP 26038689 A JP26038689 A JP 26038689A JP H02148239 A JPH02148239 A JP H02148239A
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- Japan
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- byte
- data
- instruction
- register
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はデータ処理システムに関し、さらに詳細には、
データ処理システムで文字ストリングを操作するための
装置に関するものである。
データ処理システムで文字ストリングを操作するための
装置に関するものである。
Ｂ、従来技術
データ処理システムはデータにアクセスして操作する。
プロセッサによる転送及び操作のため一定量のデータが
使用される。この一定量は通常、メモリに１単位として
記憶されるデータの毒である。最近のデータ処理システ
ムでは、このデータの記憶単位はワードと呼ばれ、１６
個の２進数字すなわちビットからなる。ワードは、特定
のデータ処理システムの特性により、３２．４８または
６４ビツトから構成することもできる。ワードをバイト
（８ビツト）またはニブル（４ビツト）等のもっと小さ
な単位に分割することも望ましい。
使用される。この一定量は通常、メモリに１単位として
記憶されるデータの毒である。最近のデータ処理システ
ムでは、このデータの記憶単位はワードと呼ばれ、１６
個の２進数字すなわちビットからなる。ワードは、特定
のデータ処理システムの特性により、３２．４８または
６４ビツトから構成することもできる。ワードをバイト
（８ビツト）またはニブル（４ビツト）等のもっと小さ
な単位に分割することも望ましい。
データ処理システムの能力が増大するに従い、大量のデ
ータを１単位として転送する方が有利になる。しかし、
データ処理動作では、バイトまたはニブル等の少Ｊ４の
テ′−夕にアクセスできるこきも望ましい。メモリ内の
ワード等のデータ単位の記憶のためには、ワードがデー
タ・アクセスの最小単位であることが必要である。言い
換えると、メモリのデータにアクセスするときは、−度
に１ワードずつアクセスしなければならない。
ータを１単位として転送する方が有利になる。しかし、
データ処理動作では、バイトまたはニブル等の少Ｊ４の
テ′−夕にアクセスできるこきも望ましい。メモリ内の
ワード等のデータ単位の記憶のためには、ワードがデー
タ・アクセスの最小単位であることが必要である。言い
換えると、メモリのデータにアクセスするときは、−度
に１ワードずつアクセスしなければならない。
文字ストリングは、連続シーケンスで記憶された特定の
文字データである。一般には、１文字は１ワードよりも
長さが短く、通常、１バイトである。文字ストリングの
長さは変わることがあるので、これらの可変長文字スト
リングをワード境界上でのみ記憶することはメモリの非
効率的使用を招来する。すなわち、特定の文字シーケン
スにおけるバイトの数が、使用されるメモリのワード全
体の数に常に等しいとは限らない。したがって、ワード
境界上に記憶されていない、メモリ内の文字ストリング
にアクセスすることが望ましい。
文字データである。一般には、１文字は１ワードよりも
長さが短く、通常、１バイトである。文字ストリングの
長さは変わることがあるので、これらの可変長文字スト
リングをワード境界上でのみ記憶することはメモリの非
効率的使用を招来する。すなわち、特定の文字シーケン
スにおけるバイトの数が、使用されるメモリのワード全
体の数に常に等しいとは限らない。したがって、ワード
境界上に記憶されていない、メモリ内の文字ストリング
にアクセスすることが望ましい。
従来のデータ処理システムは記憶及び転送単位として８
ビツト、１６ビツトまたは３２ビツトのワード長を使用
していたので、文字ストリングの効率的記憶の問題は大
きな関心事ではなかった。
ビツト、１６ビツトまたは３２ビツトのワード長を使用
していたので、文字ストリングの効率的記憶の問題は大
きな関心事ではなかった。
しかし、最近のデータ処理システムは、記憶または転送
単位におけるビットの数を増大させるものが一層多くな
っている。したがって、データ・ワード内のバイトのア
クセス可能性が一層重要になる。
単位におけるビットの数を増大させるものが一層多くな
っている。したがって、データ・ワード内のバイトのア
クセス可能性が一層重要になる。
以下の従来技術は文字シーケンス処理を扱っているｏ
” Ｃｅｎｔｒａ ｌ Ｐｒｏｃｅｓｓｏｒυｉｔｈ
Ｉｎ５ｔｒｕｃｔｉｏｎｓＦｏｒ Ｐｒｏｃｅｓｓｉ
ｎｇ ５ｅｑｕｅｎｃｅｓ Ｏｆ Ｃｈａｒａｃｔｅｒ
ｓ″と＋１１う名称の米国特許第４５５６９５１号は、
文字シーケンスを処理する、さらに具体的には、所定の
特性について文字シーケンスを検査するようにされたデ
ータ処理システムについて考察している。
” Ｃｅｎｔｒａ ｌ Ｐｒｏｃｅｓｓｏｒυｉｔｈ
Ｉｎ５ｔｒｕｃｔｉｏｎｓＦｏｒ Ｐｒｏｃｅｓｓｉ
ｎｇ ５ｅｑｕｅｎｃｅｓ Ｏｆ Ｃｈａｒａｃｔｅｒ
ｓ″と＋１１う名称の米国特許第４５５６９５１号は、
文字シーケンスを処理する、さらに具体的には、所定の
特性について文字シーケンスを検査するようにされたデ
ータ処理システムについて考察している。
”Ｔｅｘｔｕａｌ Ｃｏｍｐａｒｉｓｏｎ Ｓｙｓｔｅ
ｍ Ｆｏｒ ＬｏｃａｔｉｎｇＤｅｓｉｒｅｄ Ｃｈａ
ｒａｃｔｅｒ Ｓｔｒｉｎｇｓ Ａｎｄ Ｄｅｌｉｍｉ
ｔｅｒＣｈａｒａｃｔｅｒｓ″という名称の米国特許第
４６２５２９５号は、テキスト・シーケンスで所定のワ
ードを検出するための種々の探索戦略を実現するのに使
用されるテキスト比較回路を含むデータ処理システムを
開示している。
ｍ Ｆｏｒ ＬｏｃａｔｉｎｇＤｅｓｉｒｅｄ Ｃｈａ
ｒａｃｔｅｒ Ｓｔｒｉｎｇｓ Ａｎｄ Ｄｅｌｉｍｉ
ｔｅｒＣｈａｒａｃｔｅｒｓ″という名称の米国特許第
４６２５２９５号は、テキスト・シーケンスで所定のワ
ードを検出するための種々の探索戦略を実現するのに使
用されるテキスト比較回路を含むデータ処理システムを
開示している。
アドバンスト・マイクロ・デバイセス
（Ａｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ）社
の刊行物Ａｍ２９０００ Ｌｌｓｅｒ’ｓ Ｍａｎｕａ
ｌ のＩ）Ｉ）、 ８〜３６には１あるレジスタのバイ
トを別のレジスタの対応バイトと比較するバイト比較命
令が記載されている。
の刊行物Ａｍ２９０００ Ｌｌｓｅｒ’ｓ Ｍａｎｕａ
ｌ のＩ）Ｉ）、 ８〜３６には１あるレジスタのバイ
トを別のレジスタの対応バイトと比較するバイト比較命
令が記載されている。
１８Ｍテクニカル・デイクロージャ・プルテン第２３巻
、第５号、１９８０年１０月の”５ｃａｎＩｎｓｔｒｕ
ｃｔ ｉｏｎ″と題されたＩ）Ｉ）、 ２０５１〜２
０５６は、バイト単位で左から右に文字ストリングを走
査するための命令を開示している。
、第５号、１９８０年１０月の”５ｃａｎＩｎｓｔｒｕ
ｃｔ ｉｏｎ″と題されたＩ）Ｉ）、 ２０５１〜２
０５６は、バイト単位で左から右に文字ストリングを走
査するための命令を開示している。
Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｂｙｔｅ Ｓｔｒｉ
ｎｇ Ｃｏｍｐａｒｅ ａｎｄＭｏｖｅ Ｉｎ５ｔｒｕ
ｃｔｉｏｎ″と題された１８Ｍテクニカル・ディスクロ
ージャ・プルテン、第２０巻、第８号、１９７８年１月
は、区切り文字または最初の非区切り文字を求めてコマ
ンド・ストリングを走査するための命令を開示している
。
ｎｇ Ｃｏｍｐａｒｅ ａｎｄＭｏｖｅ Ｉｎ５ｔｒｕ
ｃｔｉｏｎ″と題された１８Ｍテクニカル・ディスクロ
ージャ・プルテン、第２０巻、第８号、１９７８年１月
は、区切り文字または最初の非区切り文字を求めてコマ
ンド・ストリングを走査するための命令を開示している
。
Ｃ０発明が解決しようとする問題点
本発明の目的は、データ記憶またはデータ処理の単位よ
りも小さいデータ単位からなる文字シーケンスをロード
し、記憶するための装置を提供することである。
りも小さいデータ単位からなる文字シーケンスをロード
し、記憶するための装置を提供することである。
Ｄ１問題点を解決するための手段
本発明によれば、ワード単位でデータを転送するよう構
成されたデータ処理システムにおいて、単一のデータ処
理命令に応答して、ワード単位よりも小さい単位で記憶
されたデータの連続可変長シーケンスを操作するための
装置が提供される。
成されたデータ処理システムにおいて、単一のデータ処
理命令に応答して、ワード単位よりも小さい単位で記憶
されたデータの連続可変長シーケンスを操作するための
装置が提供される。
この装置は、命令を復号し、単一処理命令の復号に応答
してコマンド信号を発生するための命令復号回路を備え
る。データをアドレス可能ワードとして記憶するための
メモリ回路が設けられ、各ワードは複数のもっと小さい
データ単位を含む。命令復号回路からのコマンド信号に
応答して、メモリ回路でのより小さなデータ単位の連続
シーケンスにアクセスするためのもう１つの回路が設け
られている。データ・メモリに記憶された単位シーケン
スのより小さなデータ単位の最初のものはメモリ回路で
ワード境界に記憶されない。より小さなデータ単位シー
ケンスを複数のデータ処理レジスタに供給するための回
路も備えられている。この回路は、シーケンスにおける
最初のより小さなデータ単位が、登録された最初の境界
と一致することを規定する。
してコマンド信号を発生するための命令復号回路を備え
る。データをアドレス可能ワードとして記憶するための
メモリ回路が設けられ、各ワードは複数のもっと小さい
データ単位を含む。命令復号回路からのコマンド信号に
応答して、メモリ回路でのより小さなデータ単位の連続
シーケンスにアクセスするためのもう１つの回路が設け
られている。データ・メモリに記憶された単位シーケン
スのより小さなデータ単位の最初のものはメモリ回路で
ワード境界に記憶されない。より小さなデータ単位シー
ケンスを複数のデータ処理レジスタに供給するための回
路も備えられている。この回路は、シーケンスにおける
最初のより小さなデータ単位が、登録された最初の境界
と一致することを規定する。
好ましい実施例では、本発明は、バイトがワード境界に
記憶されているかどうかにかかわらず、メモリのバイト
・ロケーションから文字ストリングを取り出す機能を実
行する回路を提供する。この好ましい実施例では、本発
明は、バイトのロケーションをメモリからの単一の３２
ビツト・ワード内に配置するバイト回転回路を備える。
記憶されているかどうかにかかわらず、メモリのバイト
・ロケーションから文字ストリングを取り出す機能を実
行する回路を提供する。この好ましい実施例では、本発
明は、バイトのロケーションをメモリからの単一の３２
ビツト・ワード内に配置するバイト回転回路を備える。
バイト回転回路はバイト組合せ回路と共に使用されて、
データ処理システム内の汎用レジスタに記憶するため、
バイトを互いに組み合わせてシーケンスを形成する。バ
イトを回転し、組み合わせる能力を提供することにより
、本発明は、メモリのワード境界上に記憶されていない
バイトにアクセスし、適当な境界、すなわち、レジスタ
境界上のバイトをデータ処理システムに供給することを
可能にする。順になったこれらのバイトは、必要に応じ
て汎用レジスタで処理することができる文字ストリング
を構成する。
データ処理システム内の汎用レジスタに記憶するため、
バイトを互いに組み合わせてシーケンスを形成する。バ
イトを回転し、組み合わせる能力を提供することにより
、本発明は、メモリのワード境界上に記憶されていない
バイトにアクセスし、適当な境界、すなわち、レジスタ
境界上のバイトをデータ処理システムに供給することを
可能にする。順になったこれらのバイトは、必要に応じ
て汎用レジスタで処理することができる文字ストリング
を構成する。
本発明はさらに、シーケンスをメモリの非ワード境界上
に記憶するための第２のバイト回転回路ならびに第２の
バイト組合せ機能を備える。
に記憶するための第２のバイト回転回路ならびに第２の
バイト組合せ機能を備える。
本発明はワードの内部のバイトにアクセスし、操作する
ための機能を提供し、文字ストリングがワード境界上に
記憶されることを必要としないことにより文字ストリン
グの効率的な記憶を促進する一方、データ処理システム
で実行されているアプリケーションにより要求されたと
き、文字ストリング・シーケンスの個々のバイトを操作
することを依然として可能にする。
ための機能を提供し、文字ストリングがワード境界上に
記憶されることを必要としないことにより文字ストリン
グの効率的な記憶を促進する一方、データ処理システム
で実行されているアプリケーションにより要求されたと
き、文字ストリング・シーケンスの個々のバイトを操作
することを依然として可能にする。
Ｅ、実施例
本発明の目的は、文字ストリングを取り出し、記憶する
ための装置を提供することである。以下の考察で用いら
れる文字ストリングは、バイト・データにより指定され
た文字シーケンスを含む。
ための装置を提供することである。以下の考察で用いら
れる文字ストリングは、バイト・データにより指定され
た文字シーケンスを含む。
バイト・シーケンスの長さはバイト・カウントで指定す
るか、またはシーケンスの終りにおける終了文字により
指定することができる。
るか、またはシーケンスの終りにおける終了文字により
指定することができる。
第１図は本発明の文字ストリング操作についてのデータ
・フローをブロック線図形式で示す。第１図を参照する
と、命令復号装置１０はストリング操作命令を復号し、
コマンド信号を線１２を介して制御論理１４に供給する
。制御論理１４は固定小数点カウント・レジスタ１６
（ＸＰＣＲ）を含む。制御論理１４は、バイト回転回路
２２及び５２、レジスタ２６及び５６、バイト組合せ論
理３０及び６０１ならびにバイト比較回路３４等の本発
明の種々の構成要素を動作させるための制御信号を供給
する。制御論理１４からこれら個々の装置への線は簡単
のため省略した。しかし、制御論理１４とこれらの個々
の構成要素との動作は流れ図の形で説明する。
・フローをブロック線図形式で示す。第１図を参照する
と、命令復号装置１０はストリング操作命令を復号し、
コマンド信号を線１２を介して制御論理１４に供給する
。制御論理１４は固定小数点カウント・レジスタ１６
（ＸＰＣＲ）を含む。制御論理１４は、バイト回転回路
２２及び５２、レジスタ２６及び５６、バイト組合せ論
理３０及び６０１ならびにバイト比較回路３４等の本発
明の種々の構成要素を動作させるための制御信号を供給
する。制御論理１４からこれら個々の装置への線は簡単
のため省略した。しかし、制御論理１４とこれらの個々
の構成要素との動作は流れ図の形で説明する。
第１図では、本発明は、レジスタ２６及び／くイト組合
せ論理３０に接続されたバイト回転回路２２を含む。バ
イト回転回路２２はバス１８によりメモリ２０に接続さ
れている。以下の考察では、メモリ２０とキャッシュと
いう語は交換可能に使用される。なぜならば、本発明は
データ・キヤ・ンシュ及びシステム・メモリの両方で使
用することができるからである。メモリ２０はノくス１
８を介してワードによりアドレス可能である。好ましい
実施例では、バスは３２ビ・ノド幅であり、ワード長を
４バイトにする。バイト比較回路３４はレジスタ２６に
接続されて、レジスタ２６内の個々のバイトを所定バイ
トと比較する。レジスタ２６はバス２４によりバイト回
転回路２２に接続され、バス２８によりバイト組合せ論
理３０にも接続されている。さらに、バイト組合せ論理
３０はＯを受は取るよう接続されている。バイト回転回
路２２、レジスタ２６及びバイト組合せ論理３０は長さ
が１ワード、すなわち、３２ビツトである。
せ論理３０に接続されたバイト回転回路２２を含む。バ
イト回転回路２２はバス１８によりメモリ２０に接続さ
れている。以下の考察では、メモリ２０とキャッシュと
いう語は交換可能に使用される。なぜならば、本発明は
データ・キヤ・ンシュ及びシステム・メモリの両方で使
用することができるからである。メモリ２０はノくス１
８を介してワードによりアドレス可能である。好ましい
実施例では、バスは３２ビ・ノド幅であり、ワード長を
４バイトにする。バイト比較回路３４はレジスタ２６に
接続されて、レジスタ２６内の個々のバイトを所定バイ
トと比較する。レジスタ２６はバス２４によりバイト回
転回路２２に接続され、バス２８によりバイト組合せ論
理３０にも接続されている。さらに、バイト組合せ論理
３０はＯを受は取るよう接続されている。バイト回転回
路２２、レジスタ２６及びバイト組合せ論理３０は長さ
が１ワード、すなわち、３２ビツトである。
バイト組合せ論理３０は汎用ファイル４４に接続されて
いる。これらは中央処理装置ＣＰＵのための汎用レジス
タである。ＣＰＵはバス４８により汎用レジスタ・ファ
イル４４にアクセスするよう示されている。汎用レジス
タ・ファイル４４内の各レジスタは長さが３２ビ・ノド
、すなわち、１ワードである。汎用ファイル４４はノ（
ス５０により第２のバイト回転回路５２に接続されてい
る。
いる。これらは中央処理装置ＣＰＵのための汎用レジス
タである。ＣＰＵはバス４８により汎用レジスタ・ファ
イル４４にアクセスするよう示されている。汎用レジス
タ・ファイル４４内の各レジスタは長さが３２ビ・ノド
、すなわち、１ワードである。汎用ファイル４４はノ（
ス５０により第２のバイト回転回路５２に接続されてい
る。
第２のバイト回転回路はまた、バス５４によりレジスタ
５６に接続され、同じバス５４によりバイト４４１合せ
論理６０に接続されている。レジスタ５６及びバイト組
合せ論理６０はバス５８により接続されている。組合せ
論理６０の出力はバス６２によりメモリ２０に接続され
ている。前と同様に、バイト回転回路５２、レジスタ５
６及びバイト組合せ論理６０の容量は１ワードの長さで
ある。
５６に接続され、同じバス５４によりバイト４４１合せ
論理６０に接続されている。レジスタ５６及びバイト組
合せ論理６０はバス５８により接続されている。組合せ
論理６０の出力はバス６２によりメモリ２０に接続され
ている。前と同様に、バイト回転回路５２、レジスタ５
６及びバイト組合せ論理６０の容量は１ワードの長さで
ある。
制御論理１４は以下のように機能する。ＸＰＣＲがＯを
含む場合は、動作は何も実行されないが、その他の場合
には、以下が制御論理１４により計算される。
含む場合は、動作は何も実行されないが、その他の場合
には、以下が制御論理１４により計算される。
ＬＳＢＳ＝開始アドレスの２つの最下位ビット、ＬＳＢ
Ｘ＝ （ＸＰＣＲＩ−１）の２つの最下位ビット 注：すべてのマスク及びマーク・フィールドは最上位バ
イトから最下位バイトに向かって降順に示されている。
Ｘ＝ （ＸＰＣＲＩ−１）の２つの最下位ビット 注：すべてのマスク及びマーク・フィールドは最上位バ
イトから最下位バイトに向かって降順に示されている。
制御論理１４は、以下の式を使って、ス） ＩＪソング
令に必要なアクセスの数を計算する。
令に必要なアクセスの数を計算する。
必要なアクセスの数
＝１＋ （ＸＰＣＲ−１）／４＋ （ＬＳＢＳ＋ＬＳＢ
Ｘ）／４ （ただし、「／」は整数の除算を示す。）表１ ストリング・ロード ＳＢＳ 左に回転する バイトの数 バイト・ロード 組合せマスク 表２ ストリング・ロード ＳＢＸ 最後のアクセス・ マスク・ビット バイト・ロード組合せマスクはバイト組合せ論理３０を
制御する。「１」は、メモリ２０からのこのバイトが、
レジスタ２６からのこのバイトに置き換わるべきである
ことを示す。「０」は、レジスタ２６からのバイトがそ
のまま使用されるべきであることを示す。制御論理１４
は、表１に示すロード・バイト組合せマスクを発生する
。
Ｘ）／４ （ただし、「／」は整数の除算を示す。）表１ ストリング・ロード ＳＢＳ 左に回転する バイトの数 バイト・ロード 組合せマスク 表２ ストリング・ロード ＳＢＸ 最後のアクセス・ マスク・ビット バイト・ロード組合せマスクはバイト組合せ論理３０を
制御する。「１」は、メモリ２０からのこのバイトが、
レジスタ２６からのこのバイトに置き換わるべきである
ことを示す。「０」は、レジスタ２６からのバイトがそ
のまま使用されるべきであることを示す。制御論理１４
は、表１に示すロード・バイト組合せマスクを発生する
。
最後のアクセス・マスク・ビットは、最後のアクセスの
場合にバイト組合せ論理３０を制御するために使用され
る。「１」は、このバイトをバイト・ロード組合せマス
クによる制御にしたがって通過されるべきことを示す。
場合にバイト組合せ論理３０を制御するために使用され
る。「１」は、このバイトをバイト・ロード組合せマス
クによる制御にしたがって通過されるべきことを示す。
ｒＯＪは、このバイトに２進ｒｏ ＯＯＯＯ０００Ｊの
値を渡すべきであることを示す。制御論理１４は、表２
に示す最後のアクセス・マスク・ビットを発生する。
値を渡すべきであることを示す。制御論理１４は、表２
に示す最後のアクセス・マスク・ビットを発生する。
表３
ストリング記憶
ＳＢＳ
Ｏ
右に回転する
バイトの数
バイト記憶
組合せマスク
ｏｏｏ。
表４
唯１回のアクセスによるストリング記憶ＳＢＳ
Ｏ
メモリ・
マーク・ビット
表５
２回以上のアクセスによるストリング記憶最初の Ｌ
ＳＢＳ 最後の ＬＳＢＳ マーク・ビット ＋ ＬＳＢＸ
マーク・ビットバイト記憶組合せマスクはバイト組合
せ論理６０を制御する。「１」は、レジスタ５６からの
このバイトが、汎用レジスタ・ファイル４４からのこの
バイトに置き換わるべきであることを示す。
ＳＢＳ 最後の ＬＳＢＳ マーク・ビット ＋ ＬＳＢＸ
マーク・ビットバイト記憶組合せマスクはバイト組合
せ論理６０を制御する。「１」は、レジスタ５６からの
このバイトが、汎用レジスタ・ファイル４４からのこの
バイトに置き換わるべきであることを示す。
「０」は、汎用レジスタ・ファイル４４からのバイトが
そのまま使用されるべきであることを示す。
そのまま使用されるべきであることを示す。
制御論理４４は、表３に示すバイト記憶組合せマスクを
発生する。
発生する。
マーク・ビットはすべての記憶アクセスでメモリ２０に
送られる。「１」は、このバイトがメモリ２０で変更さ
れるべきであることを示す。「０」は、このバイトがメ
モリ２０でもとのままであるべきことを示す。１ワード
のみにアクセスするストリング記憶命令の場合は、表４
に示すように、１組のマーク・ビットのみが制御論理１
４により発生される。２ワ一ド以上にアクセスするスト
リング記憶命令の場合は、表５に示すように、制御論理
１４は最初及び最後のアクセスの両方について１組のマ
ーク・ビットを計算しなければならない。最初及び最後
のアクセスの間の他の全アクセスについては、すべての
「１」を含む１組のマーク・ビットが使用される。
送られる。「１」は、このバイトがメモリ２０で変更さ
れるべきであることを示す。「０」は、このバイトがメ
モリ２０でもとのままであるべきことを示す。１ワード
のみにアクセスするストリング記憶命令の場合は、表４
に示すように、１組のマーク・ビットのみが制御論理１
４により発生される。２ワ一ド以上にアクセスするスト
リング記憶命令の場合は、表５に示すように、制御論理
１４は最初及び最後のアクセスの両方について１組のマ
ーク・ビットを計算しなければならない。最初及び最後
のアクセスの間の他の全アクセスについては、すべての
「１」を含む１組のマーク・ビットが使用される。
本発明の作用を理解するには、ス） ＩＪソング送の一
例を調べるのが最もよい。第２Ａ図で、メモリの内容を
メモリ２ＯＡのワード１及びワード２、メモリ２０Ｂの
ワード３及びワード４として示す。
例を調べるのが最もよい。第２Ａ図で、メモリの内容を
メモリ２ＯＡのワード１及びワード２、メモリ２０Ｂの
ワード３及びワード４として示す。
ワード１及びワード２はストリングｒＡＢＣＤＥＪを含
む。この例では、ストリングｒＡＢＣＤＥＪはワード１
及びワード２のロケーションからワード３及びワード４
のロケーションに転送される。
む。この例では、ストリングｒＡＢＣＤＥＪはワード１
及びワード２のロケーションからワード３及びワード４
のロケーションに転送される。
現在、ワー１４３及びワード４は第２のストリングｒＶ
ＷＸＹＺＪを含んでいる。
ＷＸＹＺＪを含んでいる。
ストリング・ロード命令が最初に受は取られたときは、
ワード１のアドレスが計算され、ワード１の内容が取り
出される。このことは第２Ｂ図で、バス１８Ａのメモリ
・バスの内容により示されている。バイト・カウントは
ＸＰＣＲレジスタ１６Ａに記憶されていることに留意さ
れたい。ワード１の内容が受は取られ、図示のようにバ
イト回転論理２２Ａにより左に２バイト回転される。こ
れはレジスタ２８Ａに記憶される。バイト組合せ論理３
０Ａ及び汎用レジスタ４４Ａはもとのままである。
ワード１のアドレスが計算され、ワード１の内容が取り
出される。このことは第２Ｂ図で、バス１８Ａのメモリ
・バスの内容により示されている。バイト・カウントは
ＸＰＣＲレジスタ１６Ａに記憶されていることに留意さ
れたい。ワード１の内容が受は取られ、図示のようにバ
イト回転論理２２Ａにより左に２バイト回転される。こ
れはレジスタ２８Ａに記憶される。バイト組合せ論理３
０Ａ及び汎用レジスタ４４Ａはもとのままである。
第２Ｃ図で、ワード２のアドレスが計算され、次に、図
示のようにメモリ・バス１８Ｂにより取り出される。次
に内容がバイト回転論理２２Ｂにより左に２バイト回転
される。次に、レジスタ２６Ｂの左２バイト及び、バイ
ト組合せ論理３０Ｇからの出力であるバイト回転論理２
２Ｂの右２バイトについて、図示のようにバイト組合せ
操作が行なわれる。次にバイト組合せ論理３０Ｃの内容
が図示のように汎用レジスタ４４Ｃに記憶される。
示のようにメモリ・バス１８Ｂにより取り出される。次
に内容がバイト回転論理２２Ｂにより左に２バイト回転
される。次に、レジスタ２６Ｂの左２バイト及び、バイ
ト組合せ論理３０Ｇからの出力であるバイト回転論理２
２Ｂの右２バイトについて、図示のようにバイト組合せ
操作が行なわれる。次にバイト組合せ論理３０Ｃの内容
が図示のように汎用レジスタ４４Ｃに記憶される。
バイト回転輪Ｅｌ ２２ Ｂの内容がレジスタ２６Ｃに
記憶される。ストリング全体が取り出されたことをバイ
ト・カウントが示しているので、最後のステップはレジ
スタ２８Ｄの残りの内容を残りのストリングと組み合わ
せることである。したがって、レジスタ２６Ｄの最も左
側のバイトがバイト組合せ論理３０Ｅにおいて後の０と
組み合わされ、次に内容が図示のように汎用レジスタ・
ファイル４４Ｅに記憶される。汎用レジスタ・ファイル
４４Ｅは、シーケンスを記憶するための連続した２つの
レジスタを含むことに留意されたい。
記憶される。ストリング全体が取り出されたことをバイ
ト・カウントが示しているので、最後のステップはレジ
スタ２８Ｄの残りの内容を残りのストリングと組み合わ
せることである。したがって、レジスタ２６Ｄの最も左
側のバイトがバイト組合せ論理３０Ｅにおいて後の０と
組み合わされ、次に内容が図示のように汎用レジスタ・
ファイル４４Ｅに記憶される。汎用レジスタ・ファイル
４４Ｅは、シーケンスを記憶するための連続した２つの
レジスタを含むことに留意されたい。
次の操作は、汎用レジスタの内容をワード３及びワード
４のメモリに記憶することである（第３Ａ図参照）。第
３Ｂ図で、カウントはＸＰＣＲレジスタ１６Ｈで５に留
まっている。メモリの最初のワードが含んでいるのが３
バイトだけなので、最初の４バイトを含む汎用レジスタ
の内容は右に１バイト回転され、メモリは、バイト１．
２及び３のみを更新するよう命令される（メモリ・バス
１３２Ｈについて示されるバイト参照）。バス６２（第
１図）は、どのバイトが更新されるかをメモリ２０に示
す線を含む。
４のメモリに記憶することである（第３Ａ図参照）。第
３Ｂ図で、カウントはＸＰＣＲレジスタ１６Ｈで５に留
まっている。メモリの最初のワードが含んでいるのが３
バイトだけなので、最初の４バイトを含む汎用レジスタ
の内容は右に１バイト回転され、メモリは、バイト１．
２及び３のみを更新するよう命令される（メモリ・バス
１３２Ｈについて示されるバイト参照）。バス６２（第
１図）は、どのバイトが更新されるかをメモリ２０に示
す線を含む。
第３Ｃ図で、次のワード４がアドレスされ、データ・ス
トリングの残りの部分がバイト組合せ論理６０Ｊで組み
合わされて、図示のメモリ・バス６２Ｊに供給され、指
示にしたがってバイトを変更する。メモリ２ＯＬはスト
リングの最終転送を示す（第３Ｄ図参照）。
トリングの残りの部分がバイト組合せ論理６０Ｊで組み
合わされて、図示のメモリ・バス６２Ｊに供給され、指
示にしたがってバイトを変更する。メモリ２ＯＬはスト
リングの最終転送を示す（第３Ｄ図参照）。
前述の例では、文字ストリングはカウントにより指定さ
れた。以下の例では、文字ストリングは文字シーケンス
の終りで終了文字により長さを指定される。しかし、カ
ウント・レジスタ１６には実際のストリング自体よりも
大きいカウントをロードしなければならない。比較され
るバイトが終了文字である場合、ストリング・ロード及
びバイト比較命令が次に実行される。第４Ａ図では、メ
モリ２０は、文字ストリングｒＡＢｃＤＪと終了文字「
０」からなる、転送されるストリングを含む。
れた。以下の例では、文字ストリングは文字シーケンス
の終りで終了文字により長さを指定される。しかし、カ
ウント・レジスタ１６には実際のストリング自体よりも
大きいカウントをロードしなければならない。比較され
るバイトが終了文字である場合、ストリング・ロード及
びバイト比較命令が次に実行される。第４Ａ図では、メ
モリ２０は、文字ストリングｒＡＢｃＤＪと終了文字「
０」からなる、転送されるストリングを含む。
この文字ストリングはメモリ２０Ｍのワード１及び２か
ら、メモリ２ＯＮのワード３及び４に転送される。
ら、メモリ２ＯＮのワード３及び４に転送される。
第４Ｂ図では、固定小数点カウント・レジスタ１６Ｍに
数８（転送される６バイトよりも大きい）がロードされ
る。ワード１に対するアドレスが次に計算され、ワード
１の内容がメモリ・バス１８Ｍ上でアクセスされる。こ
の内容は図示のようにバイト回転論理２２Ｍで左に２バ
イト回転され、レジスタ２６Ｍに記憶される。
数８（転送される６バイトよりも大きい）がロードされ
る。ワード１に対するアドレスが次に計算され、ワード
１の内容がメモリ・バス１８Ｍ上でアクセスされる。こ
の内容は図示のようにバイト回転論理２２Ｍで左に２バ
イト回転され、レジスタ２６Ｍに記憶される。
第４Ｃ図では、メモリ・バス１８Ｎに示すように、ワー
ド２がメモリから取り出され、図示のようにバイト回転
論理２２Ｎで再び左に２バイト回転される。レジスタ２
６Ｎの左２バイトはバイト組合せ論理３０Ｐでバイト回
転論理２２Ｎの右２バイトと組み合わせられる。バイト
組合せ論理３０Ｐの内容は汎用レジスタ４４Ｐに記憶さ
れる。
ド２がメモリから取り出され、図示のようにバイト回転
論理２２Ｎで再び左に２バイト回転される。レジスタ２
６Ｎの左２バイトはバイト組合せ論理３０Ｐでバイト回
転論理２２Ｎの右２バイトと組み合わせられる。バイト
組合せ論理３０Ｐの内容は汎用レジスタ４４Ｐに記憶さ
れる。
レジスタ２６Ｐはこのときバイト回転論理２２Ｎの前の
内容を含むようになる。最後のステップはバイト組合せ
論理３０Ｒで、レジスタ２６Ｑ（左２バイト）の内容を
バイト回転論理２２Ｑの右２バイトと組み合わせる。終
了文字との肯定的比較がなされたので、固定小数点カウ
ント・レジスタ１６Ｑは更新された。バイト組合せ論理
３０Ｒの内容は次に、４４Ｒに示すように、汎用レジス
タに記憶される。
内容を含むようになる。最後のステップはバイト組合せ
論理３０Ｒで、レジスタ２６Ｑ（左２バイト）の内容を
バイト回転論理２２Ｑの右２バイトと組み合わせる。終
了文字との肯定的比較がなされたので、固定小数点カウ
ント・レジスタ１６Ｑは更新された。バイト組合せ論理
３０Ｒの内容は次に、４４Ｒに示すように、汎用レジス
タに記憶される。
再び、第５八図ないし第５Ｄ図は、空文字により終了さ
れたストリングを含む汎用レジスタのメモリ・ロケーシ
ョン２ＯＮへの記憶を示す。第５Ｂ図では、最初の４バ
イトを含む汎用レジスタ４４Ｓの内容が右に１バイト回
転される。この内容は次にバイト組合せ論理６０Ｓに対
するレジスタ５６８に置かれる。メモリ・バス６２Ｓ上
に示される３バイトが更新される。
れたストリングを含む汎用レジスタのメモリ・ロケーシ
ョン２ＯＮへの記憶を示す。第５Ｂ図では、最初の４バ
イトを含む汎用レジスタ４４Ｓの内容が右に１バイト回
転される。この内容は次にバイト組合せ論理６０Ｓに対
するレジスタ５６８に置かれる。メモリ・バス６２Ｓ上
に示される３バイトが更新される。
第５Ｃ図では、レジスタ５６Ｔの内容がバイト回転論理
５２Ｔ内の残りのシーケンスと組み合わされて、図示の
ようにバイトを更新するためメモリ・バス８２Ｔ上に置
かれるバイト組合せ論理６０Ｕの内容を形成する。この
ことは第５Ｄ図における文字ストリングのメモリ・ロケ
ーション２０Ｗへの転送をもたらす。
５２Ｔ内の残りのシーケンスと組み合わされて、図示の
ようにバイトを更新するためメモリ・バス８２Ｔ上に置
かれるバイト組合せ論理６０Ｕの内容を形成する。この
ことは第５Ｄ図における文字ストリングのメモリ・ロケ
ーション２０Ｗへの転送をもたらす。
第６図はストリング・ロード命令のための流れ図を示す
。ストリング・ロード命令はステップ１００でまず復号
される。ステップ１０２で、開始バイト・アドレスが計
算される。このことは、そのバイト・アドレスを含むキ
ャッシュまたはメモリ・ワードのアクセスを含む。ステ
ップ１０４で、ストリングが終了しているかどうかにつ
いて判定がなされる。終了していない場合は、ステップ
１０６で、開始バイトが左寄せされてレジスタ２６に記
憶され、アドレスが増分され、次のワードが取り出され
る。ステップ１１０で、再び、ストリングの終りに遭遇
したかどうか判定される。遭遇していない場合は、ステ
ップ１１２で、バイト回転操作が実行され、新たに取り
出されたバイトが、レジスタ２６内の前に取り出された
バイトと組み合わせられる。組合せ内容は次に汎用レジ
スタ４４に記憶される。回転された内容は次にレジスタ
２６に保管される。汎用レジスタ・ポインタ４６が増分
され、アドレスが次に増分され、次のワードが取り出さ
れる。ステップ１０８に戻って、ストリングの終りがア
クセスされ、開始バイトが左寄せされ、最後のバイトが
終了の０と組み合わせられる。内容が次に汎用レジスタ
に記憶される。
。ストリング・ロード命令はステップ１００でまず復号
される。ステップ１０２で、開始バイト・アドレスが計
算される。このことは、そのバイト・アドレスを含むキ
ャッシュまたはメモリ・ワードのアクセスを含む。ステ
ップ１０４で、ストリングが終了しているかどうかにつ
いて判定がなされる。終了していない場合は、ステップ
１０６で、開始バイトが左寄せされてレジスタ２６に記
憶され、アドレスが増分され、次のワードが取り出され
る。ステップ１１０で、再び、ストリングの終りに遭遇
したかどうか判定される。遭遇していない場合は、ステ
ップ１１２で、バイト回転操作が実行され、新たに取り
出されたバイトが、レジスタ２６内の前に取り出された
バイトと組み合わせられる。組合せ内容は次に汎用レジ
スタ４４に記憶される。回転された内容は次にレジスタ
２６に保管される。汎用レジスタ・ポインタ４６が増分
され、アドレスが次に増分され、次のワードが取り出さ
れる。ステップ１０８に戻って、ストリングの終りがア
クセスされ、開始バイトが左寄せされ、最後のバイトが
終了の０と組み合わせられる。内容が次に汎用レジスタ
に記憶される。
ステップ１１７で、次の命令が復号される。ステップ１
１４に戻って、再びストリングの終りをアクセスすると
、メモリ・バスの内容が回転され、後ろの０と組み合わ
され、組合せ論理の内容が汎用レジスタに記憶される。
１４に戻って、再びストリングの終りをアクセスすると
、メモリ・バスの内容が回転され、後ろの０と組み合わ
され、組合せ論理の内容が汎用レジスタに記憶される。
次に、処理はステップ１１６における次の命令に進む。
第７図はストリング記憶命令を示す。ストリング記憶命
令はステップ１２０で復号される。ステップ１２２で、
開始バイト・アドレスが次に計算される。これから、変
更されたメモリ・ワードにバイトが記憶されるものと判
断される。これらのデータは汎用レジスタ４４から取り
出され、回転されてバイトをそれらの適当な位置でそろ
える。これらのバイトは、特定のバイトを変更するため
のメモリに対する指示と共にメモリに送られる。回転さ
れたデータはレジスタ５６に保管される。ステップ１２
４で、ストリングの終りに遭遇したかどうか判定される
。遭遇していない場合は、ステップ１２６で、次のワー
ドに対するアドレスが増分され、汎用ポインタが増分さ
れ、更新されるバイトの数が次に計算される。データが
汎用レジスタ４４から取り出され、回転され、組み合わ
され、メモリにもたらされる。回転された内容が次にレ
ジスタ５６に保管される。ストリングの終りに遭遇して
いるときは、処理はステ、ブ１２８に進み、次の命令を
復号する。
令はステップ１２０で復号される。ステップ１２２で、
開始バイト・アドレスが次に計算される。これから、変
更されたメモリ・ワードにバイトが記憶されるものと判
断される。これらのデータは汎用レジスタ４４から取り
出され、回転されてバイトをそれらの適当な位置でそろ
える。これらのバイトは、特定のバイトを変更するため
のメモリに対する指示と共にメモリに送られる。回転さ
れたデータはレジスタ５６に保管される。ステップ１２
４で、ストリングの終りに遭遇したかどうか判定される
。遭遇していない場合は、ステップ１２６で、次のワー
ドに対するアドレスが増分され、汎用ポインタが増分さ
れ、更新されるバイトの数が次に計算される。データが
汎用レジスタ４４から取り出され、回転され、組み合わ
され、メモリにもたらされる。回転された内容が次にレ
ジスタ５６に保管される。ストリングの終りに遭遇して
いるときは、処理はステ、ブ１２８に進み、次の命令を
復号する。
第８図はストリング・ロード及びバイト比較命令を示す
。ステップ１３０で、ストリング・ロード及びバイト比
較命令が復号される。ステップ１３２で、バイトの開始
アドレスが計算され、このバイトを含むワードがアクセ
スされる。ステップ１３４で、ストリングの終りに遭遇
したかどうか判定される。遭遇していない場合は、ステ
ップ１３６で、バイトのどれかが比較バイトと等しいか
どうか判定される。等しくない場合は、ステップ１３８
で、開始バイトが左寄せされ、次に保管される。アドレ
スが増分され、次のワードがアクセスされる。バイト回
転及び組合せ機能が実行され、内容が汎用レジスタ４４
に記憶される。回転された内容は次にレジスタ２６に保
管される。ステップ１４６で、ストリングの終りにアク
セスしたかどうか再び判定される。アクセスしていない
場合は、ステップ１４８で、バイトのどれかが比較バイ
トに等しいかどうか判定される。等しくない場合は、ス
テップ１５０で、汎用レジスタ・ポインタ４６が増分さ
れ、バイト・アドレスが増分され、次のワードがメモリ
からアクセスされる。バイト回転及び組合せ操作が、汎
用レジスタ４４に記憶された内容について実行される。
。ステップ１３０で、ストリング・ロード及びバイト比
較命令が復号される。ステップ１３２で、バイトの開始
アドレスが計算され、このバイトを含むワードがアクセ
スされる。ステップ１３４で、ストリングの終りに遭遇
したかどうか判定される。遭遇していない場合は、ステ
ップ１３６で、バイトのどれかが比較バイトと等しいか
どうか判定される。等しくない場合は、ステップ１３８
で、開始バイトが左寄せされ、次に保管される。アドレ
スが増分され、次のワードがアクセスされる。バイト回
転及び組合せ機能が実行され、内容が汎用レジスタ４４
に記憶される。回転された内容は次にレジスタ２６に保
管される。ステップ１４６で、ストリングの終りにアク
セスしたかどうか再び判定される。アクセスしていない
場合は、ステップ１４８で、バイトのどれかが比較バイ
トに等しいかどうか判定される。等しくない場合は、ス
テップ１５０で、汎用レジスタ・ポインタ４６が増分さ
れ、バイト・アドレスが増分され、次のワードがメモリ
からアクセスされる。バイト回転及び組合せ操作が、汎
用レジスタ４４に記憶された内容について実行される。
回転された内容はレジスタ２６に記憶される。ステップ
１４０に戻って、開始バイトが左寄せされ、汎用レジス
タ４４に記憶される。ステップ１４２で、バイトのどれ
かが比較バイトと等しいかどうか判定される。
１４０に戻って、開始バイトが左寄せされ、汎用レジス
タ４４に記憶される。ステップ１４２で、バイトのどれ
かが比較バイトと等しいかどうか判定される。
等しい場合は、処理は最初の一致バイトの数を計算し、
次にバイト・カウント及びフラッグをそれに応して更新
する。処理はステップ１５９に進み、次の命令を復号す
る。
次にバイト・カウント及びフラッグをそれに応して更新
する。処理はステップ１５９に進み、次の命令を復号す
る。
ステップ１５２に戻って、汎用レジスタ４６が増分され
、バイト回転及び組合せ操作が、汎用レジスタ４４に記
憶された内容について実行される。
、バイト回転及び組合せ操作が、汎用レジスタ４４に記
憶された内容について実行される。
ステップ１５４で、バイトのどれかが比較バイトに等し
いかどうか判定される。等しい場合は、ステップ１５６
で、最初の一致バイトが計算され、バイト・カウントが
変更され、フラッグがセットされる。ステップ１５８で
、次の命令が復号される。
いかどうか判定される。等しい場合は、ステップ１５６
で、最初の一致バイトが計算され、バイト・カウントが
変更され、フラッグがセットされる。ステップ１５８で
、次の命令が復号される。
第９Ａ図はストリング・ロード及びストリング記憶命令
のための書式を示す。これらのストリング命令を使って
、小ループで符号化される急速なストリング移動を実行
することができる。ストリングの開始バイトのアドレス
は汎用レジスタＲＡ＋ＲＢを加算することにより計算さ
れる。ストリング・ロードｒｌｓＪの場合は、ストリン
グはレジスタＲＴから開始してロードされ、次にＲＴ＋
１から開始してロードされ、以下、ストリングの終りま
で同様である。ストリング記憶命令ｒｓ ｓＪの場合は
、ストリングはレジスタＲＴから開始して記憶され、次
にＲＴ＋ １から開始して記憶され、以下、ストリング
の終りまで同様である。ストリングの長さは、固定小数
点制御レジスタ（ＸＰＣＲ）と呼ばれるレジスタに含ま
れている。例えば、ＸＰＣＲに３２バイトのカウントが
ロードされる場合は、移動されてレジスタＲｅｎｔに置
かれる３２バイト・ブロックの数を表すカウンタが確立
される。原始ストリングの開始アドレスはＲｓにあり、
宛先ストリングの開始アドレスはレジスタＲｄにある。
のための書式を示す。これらのストリング命令を使って
、小ループで符号化される急速なストリング移動を実行
することができる。ストリングの開始バイトのアドレス
は汎用レジスタＲＡ＋ＲＢを加算することにより計算さ
れる。ストリング・ロードｒｌｓＪの場合は、ストリン
グはレジスタＲＴから開始してロードされ、次にＲＴ＋
１から開始してロードされ、以下、ストリングの終りま
で同様である。ストリング記憶命令ｒｓ ｓＪの場合は
、ストリングはレジスタＲＴから開始して記憶され、次
にＲＴ＋ １から開始して記憶され、以下、ストリング
の終りまで同様である。ストリングの長さは、固定小数
点制御レジスタ（ＸＰＣＲ）と呼ばれるレジスタに含ま
れている。例えば、ＸＰＣＲに３２バイトのカウントが
ロードされる場合は、移動されてレジスタＲｅｎｔに置
かれる３２バイト・ブロックの数を表すカウンタが確立
される。原始ストリングの開始アドレスはＲｓにあり、
宛先ストリングの開始アドレスはレジスタＲｄにある。
３２バイト（Ｒｍ−Ｒｍ＋７）には８個の作業レジスタ
が必要である。レジスタＲＸは、０から始まる現在のイ
ンデックス値を含む。
が必要である。レジスタＲＸは、０から始まる現在のイ
ンデックス値を含む。
ス） ＩＪソング動かすためのループを第９Ｂ図に示す
。
。
Ｉｓ（ストリング・ロード）命令はストリングの終りを
通り越してレジスタをＯで埋め込むので、この命令は、
−度に１ワードずつ比較が行なわれるストリング比較を
実行するため使用することができる。Ｒｓｌ及びＲｓ２
が２つのストリングの開始アドレスであり、ＲＶがもう
１組の作業レジスタである場合は、第９Ｃ図に示すルー
プがこの機能を実行する。
通り越してレジスタをＯで埋め込むので、この命令は、
−度に１ワードずつ比較が行なわれるストリング比較を
実行するため使用することができる。Ｒｓｌ及びＲｓ２
が２つのストリングの開始アドレスであり、ＲＶがもう
１組の作業レジスタである場合は、第９Ｃ図に示すルー
プがこの機能を実行する。
空白で終わるストリング（Ｃ言語におけるように）の場
合は、ストリング・ロード及びバイト比較ｒ ｌ ｓ
ｃ ｂＪ命令を使用することができる。比較されるバイ
トはＸＰＣＲ内の異なるフィールドにある。ｌ５ｃｂ命
令はＸＰＣＲ内のバイト含存フィールドを一致バイトの
数に更新するので、この命令に続くスｌ−ＩＪソング憶
命令は空白文字まで（これを含めて）記憶するだけであ
る。ストリングの長さは空白文字のロケーションにより
決定されるので、レジスタの使用は、Ｒｅｎｔが必要と
されない点を除いて、上述の通りである。ＸＰＣＲが空
白文字をロードされ、バイト・カウントが３２であると
して、この機能を実現するためのループを第９Ｄ図に示
す。
合は、ストリング・ロード及びバイト比較ｒ ｌ ｓ
ｃ ｂＪ命令を使用することができる。比較されるバイ
トはＸＰＣＲ内の異なるフィールドにある。ｌ５ｃｂ命
令はＸＰＣＲ内のバイト含存フィールドを一致バイトの
数に更新するので、この命令に続くスｌ−ＩＪソング憶
命令は空白文字まで（これを含めて）記憶するだけであ
る。ストリングの長さは空白文字のロケーションにより
決定されるので、レジスタの使用は、Ｒｅｎｔが必要と
されない点を除いて、上述の通りである。ＸＰＣＲが空
白文字をロードされ、バイト・カウントが３２であると
して、この機能を実現するためのループを第９Ｄ図に示
す。
特定の実施例に関連して本発明を説明したが、この説明
は限定的意味に解釈されるものではない。
は限定的意味に解釈されるものではない。
開示された実施例の種々の変更ならびに本発明のその他
の実施例が、本実施例を参照することで当業者には明ら
かになるであろう。したがって、頭書の特許請求の範囲
は、本発明の真の範囲に入る可能性があるそのような変
更または実施例をすべて包含するものと考えられる。
の実施例が、本実施例を参照することで当業者には明ら
かになるであろう。したがって、頭書の特許請求の範囲
は、本発明の真の範囲に入る可能性があるそのような変
更または実施例をすべて包含するものと考えられる。
Ｆ９発明の詳細
な説明したように本発明によればワード境界から外れた
可変長データ・シーケンスを扱うことができる。
可変長データ・シーケンスを扱うことができる。
第１図は、本発明のデータ・フローを示すブロック線図
である。 第２Ａ図ないし第２Ｄ図は、ストリング・ロード命令の
ための本発明を介するデータ・フローを示す図面である
。 第３八図ないし第３Ｄ図はストリング記憶命令のための
データ・フローを示す図面である。 第４Ａ図ないし第４Ｄ図はストリング・ロード及びバイ
ト比較命令のためのデータパフローをボす図面である。 第５八図ないし第５Ｄ図は、空白で終わる文字ストリン
グに関するストリング記憶命令のためのデータ・フロー
を示す図面である。 第６図はストリング・ロード命令のための流れ図である
。 第７図はストリング記憶命令のための流れ図である。 第８図はストリング・ロード及びバイト比較命令のため
の流れ図である。 第９Ａ図はストリング・ロード及びストリング記憶動作
コード書式の説明図である。 第９Ｂ図は、文字ストリングがバイト・カウントにより
指定される、文字ストリング転送動作の一例の図面であ
る。 第９Ｃ図は、バイト単位の比較動作を実行するための命
令の一例の図面である。 第９Ｄ図は、ストリング・ロード及びバイト比較命令を
使ったバイト比較動作の一例の図面である。 １０・・・・命令復号装置、１４・・・・制御論理、１
６・・・・固定小数点カウント・レジスタ、２０・・・
・メモリ、２２．５２・・・・バイト回転回路、２６．
５６・・・・レジスタ、３０．６０・・・・バイト組合
せ論理、３４・・・・バイト比較回路、４４・・・・汎
用レジスタ・ファイル。 出願人 インターナショナル、・ビジネス・マシーン
ズ・コーポレーシヨン 復代理人 弁理士 澤 １） 俊 夫 第６図 第７図 Ｉｓ ｒＬｒａ、＋ｂ ５ｇ ＋ｊ＋ｒａ＋ｒｂ 目３死口 ＠９Ａ図 １１１９日図 第９Ｃ図 １１１９０■
である。 第２Ａ図ないし第２Ｄ図は、ストリング・ロード命令の
ための本発明を介するデータ・フローを示す図面である
。 第３八図ないし第３Ｄ図はストリング記憶命令のための
データ・フローを示す図面である。 第４Ａ図ないし第４Ｄ図はストリング・ロード及びバイ
ト比較命令のためのデータパフローをボす図面である。 第５八図ないし第５Ｄ図は、空白で終わる文字ストリン
グに関するストリング記憶命令のためのデータ・フロー
を示す図面である。 第６図はストリング・ロード命令のための流れ図である
。 第７図はストリング記憶命令のための流れ図である。 第８図はストリング・ロード及びバイト比較命令のため
の流れ図である。 第９Ａ図はストリング・ロード及びストリング記憶動作
コード書式の説明図である。 第９Ｂ図は、文字ストリングがバイト・カウントにより
指定される、文字ストリング転送動作の一例の図面であ
る。 第９Ｃ図は、バイト単位の比較動作を実行するための命
令の一例の図面である。 第９Ｄ図は、ストリング・ロード及びバイト比較命令を
使ったバイト比較動作の一例の図面である。 １０・・・・命令復号装置、１４・・・・制御論理、１
６・・・・固定小数点カウント・レジスタ、２０・・・
・メモリ、２２．５２・・・・バイト回転回路、２６．
５６・・・・レジスタ、３０．６０・・・・バイト組合
せ論理、３４・・・・バイト比較回路、４４・・・・汎
用レジスタ・ファイル。 出願人 インターナショナル、・ビジネス・マシーン
ズ・コーポレーシヨン 復代理人 弁理士 澤 １） 俊 夫 第６図 第７図 Ｉｓ ｒＬｒａ、＋ｂ ５ｇ ＋ｊ＋ｒａ＋ｒｂ 目３死口 ＠９Ａ図 １１１９日図 第９Ｃ図 １１１９０■
Claims (4)
- （１）データをワード単位で転送するよう構成されたデ
ータ処理システムにおいて、単一データ操作命令に応答
して、ワード単位よりも小さい単位で記憶されたデータ
の連続した可変長シーケンスを操作するための装置であ
って、 上記単一操作命令に応答して命令を復号し、コマンド信
号を発生する命令復号手段と、 複数のより小さなデータ単位を含むアドレス可能ワード
としてデータを記憶する記憶手段と、上記命令復号手段
からのコマンドに応答して、上記記憶手段に最初の上記
小さい単位がワード境界に一致しない態様で記憶されて
いる上記連続した可変長シーケンスを、上記記憶手段か
らアクセスする手段と、 上記最初の小さな単位を最初のレジスタ境界上にそろえ
られる態様で上記連続した可変長シーケンスを複数のデ
ータ処理レジスタに供給する手段とを有することを特徴
とするデータ・シーケンス操作装置。 - （２）データをワード単位で転送するよう構成されたデ
ータ処理システムにおいて、単一データ操作命令に応答
して、バイト単位で記憶されたデータの連続した可変長
シーケンスを操作するための装置であって、 上記単一操作命令に応答して命令を復号し、コマンド信
号を発生する命令復号手段と、 複数のバイトを含むアドレス可能ワードとしてデータを
記憶する記憶手段と、 上記命令復号手段からのコマンド信号に応答して、上記
記憶手段に最初の上記バイトがワード境界に一致しない
態様で記憶されている上記連続した可変長シーケンスを
、上記記憶手段からアクセスする手段と、 上記最初のバイトは最初のレジスタ上にそろえられる態
様で上記連続した可変長シーケンスを複数のデータ処理
レジスタに供給する手段とを有することを特徴とするデ
ータ・シーケンス操作装置。 - （３）データをワード単位で転送するよう構成されたデ
ータ処理システムにおいて、単一データ操作命令に応答
して、ワード単位よりも小さな単位で記憶されたデータ
の連続した可変長シーケンスを操作するための装置であ
って、 上記単一操作命令に応答して命令を復号し、コマンド信
号を発生する命令復号手段と、 複数のより小さなデータ単位を含むアドレス可能ワード
としてデータを記憶する記憶手段と、上記命令復号手段
からのコマンド信号に応答して、複数のデータ処理レジ
スタから最初の上記小さい単位が最初のレジスタ境界に
一致している上記連続した可変長シーケンスにアクセス
する手段と、 上記連続した可変長シーケンスを、上記シーケンスの最
初の小さな単位が上記記憶手段の非ワード境界上に記憶
される態様で上記記憶手段に供給する手段とを有するこ
とを特徴とするデータ・シーケンス操作装置。 - （４）データをワード単位で転送するよう構成されたデ
ータ処理システムにおいて、単一データ操作命令に応答
して、バイト単位で記憶されたデータの連続した可変長
シーケンスを操作するための装置であって、 上記単一操作命令に応答して命令を復号し、コマンド信
号を発生する命令復号手段と、 複数のバイトを含むアドレス可能なワードとしてデータ
を記憶する記憶手段と、 上記命令復号手段からのコマンド信号に応答して、複数
のデータ処理レジスタから、最初の上記バイトが最初の
レジスタ境界に一致している連続した可変長シーケンス
にアクセスする手段と、上記連続した可変長シーケンス
を、上記シーケンスの最初のバイトが上記記憶手段の非
ワード境界上に記憶される態様で上記記憶手段に供給す
る手段とを有することを特徴とするデータ・シーケンス
操作装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US25509688A | 1988-10-07 | 1988-10-07 | |
| US255096 | 1988-10-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02148239A true JPH02148239A (ja) | 1990-06-07 |
| JPH0743667B2 JPH0743667B2 (ja) | 1995-05-15 |
Family
ID=22966825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260386A Expired - Lifetime JPH0743667B2 (ja) | 1988-10-07 | 1989-10-06 | データ処理システム |
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| Country | Link |
|---|---|
| EP (1) | EP0363176B1 (ja) |
| JP (1) | JPH0743667B2 (ja) |
| DE (1) | DE68925666T2 (ja) |
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- 1989-10-04 DE DE68925666T patent/DE68925666T2/de not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| EP0363176A2 (en) | 1990-04-11 |
| DE68925666D1 (de) | 1996-03-28 |
| EP0363176A3 (en) | 1991-12-11 |
| EP0363176B1 (en) | 1996-02-14 |
| DE68925666T2 (de) | 1996-09-26 |
| JPH0743667B2 (ja) | 1995-05-15 |
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