JPH02148272A - グラフィックエディタ装置 - Google Patents
グラフィックエディタ装置Info
- Publication number
- JPH02148272A JPH02148272A JP63300906A JP30090688A JPH02148272A JP H02148272 A JPH02148272 A JP H02148272A JP 63300906 A JP63300906 A JP 63300906A JP 30090688 A JP30090688 A JP 30090688A JP H02148272 A JPH02148272 A JP H02148272A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の目的」
(産業上の利用分野)
この発明は、レイアウト設計終了後に発生するシステム
及び論理回路設計変更にともなうレイアウトパターン変
更を行うためのグラフィックエディタ装置に関する。
及び論理回路設計変更にともなうレイアウトパターン変
更を行うためのグラフィックエディタ装置に関する。
(従来の技術)
大規模集積回路のレイアウトには、実行時間の短縮・人
的資源の効果的な運用という観点から、自動配置・配線
システムが多く利用されている。
的資源の効果的な運用という観点から、自動配置・配線
システムが多く利用されている。
自動配置・配線は、システム及び論理回路設計変更後に
行われ、マスクパターンを生成する集積回路の設計工程
の終わりの方の一部である(第5図参照)。
行われ、マスクパターンを生成する集積回路の設計工程
の終わりの方の一部である(第5図参照)。
しかし、実際には、レイアウト設計及びその後の設計検
証とシステム・論理回路設計は、4に行して行われてい
ることがしばしばあり、レイアウト設計終了後にも論理
回路接続の変更が通知されることが多い(第6図参照)
。
証とシステム・論理回路設計は、4に行して行われてい
ることがしばしばあり、レイアウト設計終了後にも論理
回路接続の変更が通知されることが多い(第6図参照)
。
またレイアウト設計終了後、接続の正しさや所望の回路
特性が得られているか等、レイアウト結果の検証が行わ
れるが、通常検証には膨大な人的資源・計算機資源が投
入されている。
特性が得られているか等、レイアウト結果の検証が行わ
れるが、通常検証には膨大な人的資源・計算機資源が投
入されている。
このような状況では、検証の終ったレイアウト結果への
影響を最少限にして、検証に投入した人的資源・計算機
資源を無駄にすることなく、レイアウト変更を実施する
ことが必要となる。
影響を最少限にして、検証に投入した人的資源・計算機
資源を無駄にすることなく、レイアウト変更を実施する
ことが必要となる。
従来上記のような設計変更を行うためにいくつかの方法
が実施されてきた。一つには、以前のレイアウト結果を
全て無視して、再度最初から自動配置・配線を行う方法
がある。しかし、この方法では、検証に費やした資源が
すべて無駄になる。
が実施されてきた。一つには、以前のレイアウト結果を
全て無視して、再度最初から自動配置・配線を行う方法
がある。しかし、この方法では、検証に費やした資源が
すべて無駄になる。
より多く行われている方法は、レイアウト結果を人手で
グラフィックエディタを用いて、セルの配置の変更・削
除・追加、配線の変更・削除・追加を行う方法である。
グラフィックエディタを用いて、セルの配置の変更・削
除・追加、配線の変更・削除・追加を行う方法である。
グラフィックエディタは、設計者が、回路の様子を視角
的に把握することができ、指示をキーボードやマウスで
入力することができるので、優れたユーザーインターフ
ェースを提供するものである。しかし、このような方法
では、設計者がグラフィックエディタを使って、多大な
時間を費やさねばならない、人手で修正するために結果
に誤りが含まれる可能性がある、等の問題がある。
的に把握することができ、指示をキーボードやマウスで
入力することができるので、優れたユーザーインターフ
ェースを提供するものである。しかし、このような方法
では、設計者がグラフィックエディタを使って、多大な
時間を費やさねばならない、人手で修正するために結果
に誤りが含まれる可能性がある、等の問題がある。
(発明が解決しようとする課題)
回路設計変更をレイアウトパターンに反映させるために
は、検証の済んだレイアラトノくターンを大幅に変更す
ることなく行う必要がある。そのためには、現在多用さ
れているグラフィ・ツクエディタにおいて、誤りの混入
を防ぎ、短時間で作業が終了するように、回路変更を行
う設計者の作業を助けるような機能を付は加える必要が
ある。
は、検証の済んだレイアラトノくターンを大幅に変更す
ることなく行う必要がある。そのためには、現在多用さ
れているグラフィ・ツクエディタにおいて、誤りの混入
を防ぎ、短時間で作業が終了するように、回路変更を行
う設計者の作業を助けるような機能を付は加える必要が
ある。
したがって本発明の目的は、正確な回路変更が短時間で
出来るようにするために、回路変更に際して、設計者の
作業を助けるような機能が付は加えられたグラフィック
エディタ装置を提供することである。
出来るようにするために、回路変更に際して、設計者の
作業を助けるような機能が付は加えられたグラフィック
エディタ装置を提供することである。
「発明の構成」
(課題を解決する手段)
検証の済んだレイアウトパターンを破棄することなく、
回路変更を行うために、従来、グラフィックエディタが
多用されてきた。本発明は、優れたユーザーインターフ
ェースをもつグラフィ・ツクエディタに、特に回路変更
用の作業手順のガイド機能を設けるものである。作業ガ
イドとは、1゜セルの追加・ネットの削除といった回路
変更の項目別に固有のコマンドの系列を設け、設計者に
その系列に沿って次々にコマンドを選択させることによ
り、設計者を誤りのない円滑な作業に誘導する、22作
業に必要な情報を必要な時点で表示し、設計者の助けと
することの2点を満たすものである。
回路変更を行うために、従来、グラフィックエディタが
多用されてきた。本発明は、優れたユーザーインターフ
ェースをもつグラフィ・ツクエディタに、特に回路変更
用の作業手順のガイド機能を設けるものである。作業ガ
イドとは、1゜セルの追加・ネットの削除といった回路
変更の項目別に固有のコマンドの系列を設け、設計者に
その系列に沿って次々にコマンドを選択させることによ
り、設計者を誤りのない円滑な作業に誘導する、22作
業に必要な情報を必要な時点で表示し、設計者の助けと
することの2点を満たすものである。
上記のような要求を満たすために、本発明の設計変更作
業ガイドコマンド及び作業ガイド表示機能を有するグラ
フィックエディタ装置は、既に設計された集積回路のレ
イアウトを所望の回路変更にともなって修正するときに
、修正作業を一連のコマンドで行なえるように各作業ス
テップで選択できるコマンドを表示する手段と、選択さ
れたコマンドの実行終了後または実行中に次のステップ
で選択できるコマンドを表示する手段と、各作業ステッ
プで入力すべきコマンドを決定するための助けとなる情
報を表示する手段とを存することを特徴とする。
業ガイドコマンド及び作業ガイド表示機能を有するグラ
フィックエディタ装置は、既に設計された集積回路のレ
イアウトを所望の回路変更にともなって修正するときに
、修正作業を一連のコマンドで行なえるように各作業ス
テップで選択できるコマンドを表示する手段と、選択さ
れたコマンドの実行終了後または実行中に次のステップ
で選択できるコマンドを表示する手段と、各作業ステッ
プで入力すべきコマンドを決定するための助けとなる情
報を表示する手段とを存することを特徴とする。
また、基板上にセルの追加作業を行う際に、前記セルを
配置できるだけの十分な領域を持っている基板上の部分
を表示する手段を設けることも有効である。
配置できるだけの十分な領域を持っている基板上の部分
を表示する手段を設けることも有効である。
更に、基板上に配線の追加作業を行う際に、前記配線の
占める割合が他の部分と比較して低い基板上の領域を表
示する手段を設けてもよい。
占める割合が他の部分と比較して低い基板上の領域を表
示する手段を設けてもよい。
また、基板上からセルの削除作業を行う際に、前記セル
の削除後前記セルにつながる配線を表示する手段を設け
ることもできる。
の削除後前記セルにつながる配線を表示する手段を設け
ることもできる。
史にまた、基板−トから配線の削除作業を行う際に、前
記配線の削除後前記聞線につながるセルを表示する手段
を設けることもできる。
記配線の削除後前記聞線につながるセルを表示する手段
を設けることもできる。
(作用)
上記のような種々の作業ガイドを表示する手段を設ける
ことにより、設計者は各コマンドを選択することで回路
変更作業を行うことができるので、グラフィックエディ
タの示す作業手順の通り作業を行うことになり、誤り発
生の可能性を抑制することができる。また、作業に必要
な情報を必要な時点で順次表示するので、設計者の回路
変更を助け、短時間でレイアウトパターンの変更を行う
ことができる。
ことにより、設計者は各コマンドを選択することで回路
変更作業を行うことができるので、グラフィックエディ
タの示す作業手順の通り作業を行うことになり、誤り発
生の可能性を抑制することができる。また、作業に必要
な情報を必要な時点で順次表示するので、設計者の回路
変更を助け、短時間でレイアウトパターンの変更を行う
ことができる。
(実施例)
以下図面を参照して、本発明の詳細な説明する。
本発明によるグラフィックエディタを用いた回路変更作
業用のコマンドの系列および回路変更作業に必要な情報
の表示の流れの例を第1図に示す。
業用のコマンドの系列および回路変更作業に必要な情報
の表示の流れの例を第1図に示す。
この例では、先ず最初に設計者がどの作業を選ぶかを決
め、それにより以降向を人力するか、何を表示すべきか
の制御を行う。
め、それにより以降向を人力するか、何を表示すべきか
の制御を行う。
セルの追加を例にとり作業ガイドに従って、どのように
コマンドを選択し、どのように表示機能を利用して、回
路変更の作業を行うかを説明する。
コマンドを選択し、どのように表示機能を利用して、回
路変更の作業を行うかを説明する。
特に、スタンダードセル方式や、ゲートアレイ方式で設
計されたLSIを回路変更の対象とした場合に、グラフ
ィックエディタが行う配置可能領域を表示するための処
理についても説明する。スタンダードセルとゲートアレ
イは、第2図のように、チップの周囲を入力用の素子(
I10セルと呼ぶ)1が取囲み、セル2が配置されるセ
ル行3部分と、セル行3の間にある配線領域4から構成
されている。配線は、配線領域4とセル行領域3とを両
方使って行われる。
計されたLSIを回路変更の対象とした場合に、グラフ
ィックエディタが行う配置可能領域を表示するための処
理についても説明する。スタンダードセルとゲートアレ
イは、第2図のように、チップの周囲を入力用の素子(
I10セルと呼ぶ)1が取囲み、セル2が配置されるセ
ル行3部分と、セル行3の間にある配線領域4から構成
されている。配線は、配線領域4とセル行領域3とを両
方使って行われる。
スタンダードセルの配線領域の幅5は、必要に応じて自
由に設定することができる。いいかえれば、スタンダー
ドセルにおいては、セル行3はセル行同士で重ならなけ
れば、チップ内どこにでも設定することができる。一方
ゲートアレイにおいては、セル2は予めトランジスタの
形成されている部分にしか配置することはできない。言
替えれば、セル行3はトランジスタが形成されていると
ころにしか設定できず、予めその位置が決まっている。
由に設定することができる。いいかえれば、スタンダー
ドセルにおいては、セル行3はセル行同士で重ならなけ
れば、チップ内どこにでも設定することができる。一方
ゲートアレイにおいては、セル2は予めトランジスタの
形成されている部分にしか配置することはできない。言
替えれば、セル行3はトランジスタが形成されていると
ころにしか設定できず、予めその位置が決まっている。
このように、スタンダードセルとゲートアレイには、セ
ル行3の設定ができるところに関する違いはあるが、こ
の違いはグラフィックエディタを使って回路変更作業を
する際には大きく影響しないので、以下の実施例では特
に違いがないものとして話を進める。
ル行3の設定ができるところに関する違いはあるが、こ
の違いはグラフィックエディタを使って回路変更作業を
する際には大きく影響しないので、以下の実施例では特
に違いがないものとして話を進める。
第3図は、グラフィックエディタシステムの構成を示し
ている。レイアウト用のデータが格納された記憶装置1
0と、どのレイアウト用データを作業対象とするかを指
示したり、その他所定の作業の指示を入力するキーボー
ド11及びマウス12と、読み出されたデータを作業の
指示に基づいて処理するCPU13と、レイアウト表示
や作業メニュー等を表示するデイスプレィ14と、上5
己メモリ10、キーボード11、マウス12、CPU1
B、デイスプレィ14を接続するパスライン15とから
なっている。このようなグラフィックエディタを使用し
て、以下のような作業を行つ0 ステップ1ニゲラフイツクエデイタのデイスプレィ14
の画面には、第4図(a)に示すような表示がなされて
いる。即ち、デイスプレィ表示は、チップ表示部分20
と、メニュ一部分21と、その他の表示部分22と、文
字によるメツセージとキーボード入力のエコーパック部
分23とからなる。例えば、メニュ一部分21の作業メ
ニューのうち、セルの追加を選択する。このように、作
業内容の選択が円滑に行われるように、どのような作業
内容が存在するか、予め表示しておき、その中からマウ
スやキーボードを用いて作業内容を選択する。
ている。レイアウト用のデータが格納された記憶装置1
0と、どのレイアウト用データを作業対象とするかを指
示したり、その他所定の作業の指示を入力するキーボー
ド11及びマウス12と、読み出されたデータを作業の
指示に基づいて処理するCPU13と、レイアウト表示
や作業メニュー等を表示するデイスプレィ14と、上5
己メモリ10、キーボード11、マウス12、CPU1
B、デイスプレィ14を接続するパスライン15とから
なっている。このようなグラフィックエディタを使用し
て、以下のような作業を行つ0 ステップ1ニゲラフイツクエデイタのデイスプレィ14
の画面には、第4図(a)に示すような表示がなされて
いる。即ち、デイスプレィ表示は、チップ表示部分20
と、メニュ一部分21と、その他の表示部分22と、文
字によるメツセージとキーボード入力のエコーパック部
分23とからなる。例えば、メニュ一部分21の作業メ
ニューのうち、セルの追加を選択する。このように、作
業内容の選択が円滑に行われるように、どのような作業
内容が存在するか、予め表示しておき、その中からマウ
スやキーボードを用いて作業内容を選択する。
ステップ2;デイスプレィ上で、セルの種類及びその個
数を入力するように、設計者に指示する。
数を入力するように、設計者に指示する。
設計者は、それらの項目をキーボードなどを用いて人力
する。
する。
ステップ3ニステツプ2において人力したセルを、未配
置セルとして第4図(b)に示すように未配置セルの表
示部分22に表示し、設計者はこれを確認する。
置セルとして第4図(b)に示すように未配置セルの表
示部分22に表示し、設計者はこれを確認する。
ステップ4:第4図(b)の未配置セル部分22に表示
されたセルのうち、一つを選択する。
されたセルのうち、一つを選択する。
これはマウスで選択してもよいし、キーボードでタイプ
して選択してもよい。
して選択してもよい。
ステップ5:次に、そのセルの配置可能領域を第4図(
c)に示すように、チップを表示しているデイスプレィ
上に表示する。既に、チップの上には回路変更前のセル
が配置されていて、またそれらのセルを接続する配線が
施されているので、選択されたセルはチップ上に自由に
配置できるわけではない。この実施例では、そのセルを
配置できるだけの十分な領域を持った部分がデイスプレ
ィ上に表示され、設計者のセルの追加配置を支援する。
c)に示すように、チップを表示しているデイスプレィ
上に表示する。既に、チップの上には回路変更前のセル
が配置されていて、またそれらのセルを接続する配線が
施されているので、選択されたセルはチップ上に自由に
配置できるわけではない。この実施例では、そのセルを
配置できるだけの十分な領域を持った部分がデイスプレ
ィ上に表示され、設計者のセルの追加配置を支援する。
スタンダードセル方式あるいはゲートアレイ方式で設計
されたLSIの場合に、そのセルを配置できるだけの十
分な領域を持った部分を表示するには、例えば次のよう
に行う。
されたLSIの場合に、そのセルを配置できるだけの十
分な領域を持った部分を表示するには、例えば次のよう
に行う。
レイアウト用のデータから、すべてのセル行のデータを
取出し、今置こうとしているセルの幅に相当する何も置
かれていない領域、つまり他のセルも置かれておらず配
線のためにも使用されていない領域を、左から(あるい
は右から)次々に探索していき、その領域を表示する。
取出し、今置こうとしているセルの幅に相当する何も置
かれていない領域、つまり他のセルも置かれておらず配
線のためにも使用されていない領域を、左から(あるい
は右から)次々に探索していき、その領域を表示する。
ステップ6:配置可能領域が表示された後に、デイスプ
レィ上で設計者にそのセルの配置位置を選択するように
指示する。設計者は、配置可能領域のうちの一つをマウ
スなどで選ぶ。ここで選ばれた領域は当然、他のセルと
は重ならないし、配線とのショートも起こさない。この
ように、本発明を用いれば、人手作業による誤りを最少
限に抑えられる。
レィ上で設計者にそのセルの配置位置を選択するように
指示する。設計者は、配置可能領域のうちの一つをマウ
スなどで選ぶ。ここで選ばれた領域は当然、他のセルと
は重ならないし、配線とのショートも起こさない。この
ように、本発明を用いれば、人手作業による誤りを最少
限に抑えられる。
ステップ7:設計者が選んだ領域にそのセルを配置する
。
。
ステップ8:まだ未配置セルとして残っているものを表
示する。まだ未配置セルが残っているなら、ステップ4
へ、そうでなければステップ1へ戻る。
示する。まだ未配置セルが残っているなら、ステップ4
へ、そうでなければステップ1へ戻る。
このようにして、セルの追加の作業が完了する。
次にセルの削除について説明する。上述の実施例と同様
に、ステップ1でセルの削除のメニュを選択する。ステ
ップ2で削除すべきセルをキーボードより入力する。ス
テップ3でセルの削除を実行し、ステップ4でそのセル
につながるネット(配線)を表示する。以上でセルの削
除の作業が終了する。このようなセルの削除作業が行な
えるようにグラフィックエディタ装置を構成する。
に、ステップ1でセルの削除のメニュを選択する。ステ
ップ2で削除すべきセルをキーボードより入力する。ス
テップ3でセルの削除を実行し、ステップ4でそのセル
につながるネット(配線)を表示する。以上でセルの削
除の作業が終了する。このようなセルの削除作業が行な
えるようにグラフィックエディタ装置を構成する。
ネット(配線)の追加・削除も上述の処理ステップと同
様に行うことができる。配線の追加作業を選択したとき
には、配線の占める割合が他の部分と比較して低い基板
上の領域をデイスプレィ上に表示するようにグラフィッ
クエディタを構成する。また、基板上から配線の削除を
行う作業メニューを選択した場合には、その配線の削除
後、その配線につながるセルをデイスプレィ上に表示す
るようにグラフィックエディタを構成する。
様に行うことができる。配線の追加作業を選択したとき
には、配線の占める割合が他の部分と比較して低い基板
上の領域をデイスプレィ上に表示するようにグラフィッ
クエディタを構成する。また、基板上から配線の削除を
行う作業メニューを選択した場合には、その配線の削除
後、その配線につながるセルをデイスプレィ上に表示す
るようにグラフィックエディタを構成する。
本発明は上記実施例に限定されない。必要に応じ種々変
形が可能である。
形が可能である。
「発明の効果」
本発明によれば、回路変更の際に、必要な情報を必要な
時点で表示するようにコマンド系列を構成することによ
って、パターン変更を誤りなく短時間に実施することが
できる。
時点で表示するようにコマンド系列を構成することによ
って、パターン変更を誤りなく短時間に実施することが
できる。
第1図は本発明におけるコマンド系列及び情報の表示の
流れを示す図、第2図はスタンダードセル方式おるいは
ゲートアレイ方式によるチップの構成を示す図、第3図
は本発明のグラフィックエディタシステムの構成を示す
図、第4図は本発明によるグラフィックデイスプレィの
表示を示す図、第5図は半導体集積回路の設計の流れを
示す図、第6図はシステム・論理回路設計とレイアウト
設計との関係を示す図である。 10・・・記憶装置、11・・・キーボード、12・・
・マウス、13・・・CPU、14・・・デイスプレィ
、15・・・パスライン、20・・・チップ表示部分、
21・・・メニュ一部分、22・・・未配置セルの表示
部分、23・・・文字によるメツセージとキーボード入
力のエコーバック部分 出願人代理人 弁理士 鈴江武彦 第 図 第 図 (a) (c) 第 図
流れを示す図、第2図はスタンダードセル方式おるいは
ゲートアレイ方式によるチップの構成を示す図、第3図
は本発明のグラフィックエディタシステムの構成を示す
図、第4図は本発明によるグラフィックデイスプレィの
表示を示す図、第5図は半導体集積回路の設計の流れを
示す図、第6図はシステム・論理回路設計とレイアウト
設計との関係を示す図である。 10・・・記憶装置、11・・・キーボード、12・・
・マウス、13・・・CPU、14・・・デイスプレィ
、15・・・パスライン、20・・・チップ表示部分、
21・・・メニュ一部分、22・・・未配置セルの表示
部分、23・・・文字によるメツセージとキーボード入
力のエコーバック部分 出願人代理人 弁理士 鈴江武彦 第 図 第 図 (a) (c) 第 図
Claims (1)
- 予め設計された単位機能を実現するセルを基板上に配置
・配線することにより、所望の集積回路を実現するため
の設計装置において、既に設計された集積回路のレイア
ウトを所望の回路変更にともなって修正するときに、修
正作業を一連のコマンドで行なえるように各作業ステッ
プで選択できるコマンドを表示する手段と、選択された
コマンドの実行終了後または実行中に次のステップで選
択できるコマンドを表示する手段と、各作業ステップで
入力すべきコマンドを決定するための助けとなる情報を
表示する手段とを有することを特徴とするグラフィック
エディタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300906A JPH02148272A (ja) | 1988-11-30 | 1988-11-30 | グラフィックエディタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300906A JPH02148272A (ja) | 1988-11-30 | 1988-11-30 | グラフィックエディタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148272A true JPH02148272A (ja) | 1990-06-07 |
Family
ID=17890553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300906A Pending JPH02148272A (ja) | 1988-11-30 | 1988-11-30 | グラフィックエディタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388747B2 (en) | 1998-11-30 | 2002-05-14 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
-
1988
- 1988-11-30 JP JP63300906A patent/JPH02148272A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388747B2 (en) | 1998-11-30 | 2002-05-14 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6421122B2 (en) | 1998-11-30 | 2002-07-16 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6476913B1 (en) | 1998-11-30 | 2002-11-05 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6480279B2 (en) | 1998-11-30 | 2002-11-12 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6493082B2 (en) * | 1998-11-30 | 2002-12-10 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6504609B2 (en) | 1998-11-30 | 2003-01-07 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6567168B2 (en) | 1998-11-30 | 2003-05-20 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6759655B2 (en) | 1998-11-30 | 2004-07-06 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6903821B2 (en) * | 1998-11-30 | 2005-06-07 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
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