JPH02149111A

JPH02149111A - 圧縮増幅器

Info

Publication number: JPH02149111A
Application number: JP1266057A
Authority: JP
Inventors: Manfred Mauthe; マンフレート、マウテ
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1988-10-13
Filing date: 1989-10-11
Publication date: 1990-06-07
Also published as: EP0363714A3; US4987383A; EP0363714B1; DE58909157D1; EP0363714A2; CA2000434C; CA2000434A1; ATE120903T1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕この発明はプログラム可能なしきい電圧を有する集積圧
縮増幅器に関するものである。

〔従来の技術〕

ダイナミックレンジが制限されている聴力障害はレクリ
ートメントと呼ばれる。この障害は増幅率を！ｉ１ｍす
る回路により補償することができる。

そのためにはＡＧＣ（自動利得側ｍ＞回路または一層正
確に言えば圧縮増幅器を必要とする。第７図には聴力正
常者および聴力障害者の聴覚および痛覚しきいが示され
ている。その横軸には周波数ｆがＨｚで、また縦軸には
音圧レベルがｄＢでとられている。聴力正常者のダイナ
ミックレンジは正常な聴覚しきいＮＨで開始し、また正
常な痛覚しきいＮＳで終了し、他方においてレクリート
メントの制限されたダイナミックレンジは病的な聴覚し
きいＰＨと病的な痛覚しきいＰＳとの間に位置している
。すなわち病的な聴覚しきいは正常な聴覚しきいよりも
上に位置している。このような場合、聴力正常者により
なお知覚される音がもはや聞こえない、痛覚限界がどう
にか得られていれば、ダイナミックレンジが聴力正常者
にくらべて制限されている。または、喚言すれば、言語
の正常なダイナミックレンジが聴力障害者の病的なダイ
ナミックレンジに圧縮される。レクリートメントを補償
し、また聴力障害者に聴力正常者の印象を与えるために
は、小さい音は高い率で、またより大きい音はより低い
率で増幅されなければならない、そのために必要な振幅
依存性の増幅は圧縮増１ｉｉａにより達成される。これ
は、レクリートメントを補償するため、補聴器に組み込
まれている。

圧縮増幅器では増幅率は１つの設定可能なしきいまでは
一定である。しきい値よりも上に位置している入力レベ
ルに対しては、増幅率が減少する。

圧縮比Ｋｖは出力レベル変化と入力レベル変化との比で
ある０通常、圧縮比は１１５と１／１２との間に位置し
ている。圧縮増幅器の圧縮特性曲線は１つの設定可能な
しきいまでは一定の増幅率１を示す、このしきいの上で
は圧縮が開始し、また増幅率はＶ、（ｔＪ、）−（当−Ｆ＋１−１Ｕａｔ＆ここで、Ｕ、−入力電圧、Ｕ、い−設定可能なしきい電
圧として定められ、双曲線状に減少する。

バイポーラテクノロジーでの低い供給電圧に対する圧縮
増幅器は従来使用されており、これは本質的に、増幅率
が出力振幅により２１１節される帰還された増幅器であ
る。そのブロック回路図が第８図に示されている。検出
器により出力振幅が検出され、また低域通過フィルタに
より調節電圧が発生される。入力信号は２象限乗算器の
なかで調節電圧に関係する増幅率を乗算される。バイポ
ーラ技術での２象限乗算器はユング、ダブリュー、ジ＋
、　（ＪｕｎｇＪ、Ｇ、）の論文「８０ないし１００ｄ
Ｂの利得制御を得る（Ｇｅｔ　ｇａｉｎ　ｃｏｎｔｒｏ
ｌ　ｏｆ　８０　ｔ。

１００ｄ８）　Ｊ　、エレクトロニックデザイン（Ｅｌ
ｅｃｔｒｏｎ　ｌｃＤｏｓｉｎｓ）　１３−１１９７４
年６月２１日、第９４〜９９頁に記載されている。２象
限乗算器の特別な実現形態として第３図によるトランス
コンダクタンス増幅器が選択され得る０文献からＣＭＯ
３技術でのトランスコンダクタンス増幅器は知られてお
り、クルンメナッハー、エフ０［ｒｕｍｍｅｎａｃｈｅ
ｒ、　Ｆ）「マイクロパワーＳＣフィルタ用の高電圧利
得ＣＭＯＳ　　ＯＴＡ（Ｈｌｇｈ　ｖｏｌｔａｇｅ　ｇ
ａｉｎ　ＣＭＯ５ＯＴＡ　ｆｏｒｓｉｃｒｏｐｏｗｅｒ
　５Ｃ−Ｆｉｌｔｅｒｓ）　Ｊ　、エレクトロニツクレ
ターズ（Ｅｌｅｃｔｒｏｎｉｃ　Ｌｅｔｔｅｒｓ）、１
９８１年２月１９日、第１７巻、第４号、第１６０〜１
６２頁に記載されている。入力トランジスタが遮断と導
通との間の限界状態と同等である弱いインバージョンで
動作すると、トランスコンダクタンス増幅器の増幅率は
入力電流（バイアス電流）に比例して変化する。出力端
にトランスコンダクタンス増幅器における信号として再
び１つの電圧を得るために、増幅器は１つの抵抗Ｒａで
終端される。電流がここではマイクロアンペアのオーダ
ーであるので、出力抵抗Ｒａは１〜１０ＭΩの範囲に選
定する必要がある。

聴力障害ではダイナミックレンジが無条件にすべての可
聴周波数範囲にわたり制限されていなくてもよい、たと
えば１つのレクリートメントが下側および上側周波数範
囲で考えられ、他方において中間周波数範囲ではダイナ
ミックレンジが制限されていない、このような聴力障害
を一層良゛好に補償するため、マルチチャネルＡＧＣ装
置が開発され、その各チャネルは特定の周波数バンドに
属している。現在、混合テクノロジー（バイポーラ−Ｃ
Ｍ９Ｓ技術）でのマルチチャネルＡＧＣ装置がマルチチ
ップにより実現可能である。しかし、このような解決策
は後耳装置に対する占有空間が必要なために受容可能で
ない。

〔発明が解決しようとする課題〕

本発明の！！題は、低い電圧で作動可能であり、またそ
の回路が集積可能であり、従ってまたできるかぎり空間
を占有しないＣＭＯＳテクノロジーでの圧縮増幅器を提
供することである。

〔課題を解決するための手段］二の課題は、本発明によれば、請求項１および請求項６
に記載されている手段によって解決される。

請求項２ないし５および７ないし２０には本発明による
圧縮増幅器の有利な構成例が示されている。

〔発明の効果〕

本発明により得られる利点は特に、圧縮増幅器が１つの
チップ上に１つのＳＣフィルタ（スイッチド・キャパシ
タ・フィルタ）と−緒にＣＭＯＳテクノロジーで集積可
能であり、またこれによりマルチチャネルＡＧＣ装置を
実現する可能性が与えられていることにある。圧縮が開
始すべきしきい電圧は本発明による圧縮増幅器では離散
的な段階で選択可能であり、また使用開始の際にプログ
ラミングにより固定される。

（実施例）以下、図面により本発明を一層詳細に説明する。

第８図には、２象限乗夏器および帰還枝路を有する従来
の技術による圧縮増幅器が示されている。

２象限乗算器ＺＭは圧縮増幅器の入力＃４Ｕ、と出力端
Ｕ、との間に接続されており、他方において帰還枝路は
圧縮増幅器の出力端Ｕ、と２象限乗算器ＺＭの制御入力
端との間に配置されている。帰還枝路は整流器段ＧＲ５
低域通過フィルタＴＰおよび特性曲線要素ＫＧを含んで
いる。圧縮増幅器の出力端Ｕ、における出力信号は整流
器段ＧＲを介して加算点Ｓにおいて１つのしきい電圧Ｕ
ＴＩ＋と比較される。ここに生ずる信号は低域通過フィ
ルタＴＰを介して！１１ｗ１電圧として特性曲線要素Ｋ
Ｇに供給される。特性曲線要素ＫＯを介して続いて必要
な増幅率Ｖが求められ、また２象限−乗算器に帰還され
る。第８図の特性曲線要素ＫＧ中に示されているように
、増幅特性曲線はしきい電圧から開始すべき冒頭に記載
した双曲線状の経過を有する。圧縮増幅器の整流された
出力信号がしきい電圧Ｕ□に達しないならば、圧縮増幅
器はｖ−１の増幅率を与え、その際には帰還枝路を介し
ての帰還は無作用である。圧縮増幅器の整流された出力
信号がしきい電圧ＵｔＮを超過すると、圧縮作用が開始
し、また帰還枝路を介して所望の増幅率が設定される。

２象限乗算器としては１つの特別な実現形態では、たと
えば第９図に示されているように、いわゆるトランスコ
ンダクタンス増幅器が使用され得る。このトランスコン
ダクタンス増幅器を構成するためには１つの差動段およ
び４つの電流ミラー回路が必要とされる。その際に第１
の電流ミラー回路は両ｎチャネル電界効果トランジスタ
Ｎｌ’Ｎ２’の共通の第１の端子に接続され、残りの３
つの電流ミラー回路は差動増幅器の出力端に配置されて
いる。その際に３つの電流ミラー回路の２つは直列に第
１のｎチャネル電界効果トランジスタＮ１“の出力端に
接続されており、第３の電流ミラー回路は第２のｎチャ
ネル電界効果トランジスタＮ２’の出力端に接続されて
いる。各１つのｐおよびｎチャネル電界効果トランジス
タを介して、差動増幅器により増幅された両電流部分は
１つの共通の出力端に導かれ、その際に接続されている
出力抵抗Ｒ１の両端の電圧降下として出力電圧ＵＳＡが
生ずる。冒頭に記載したように、ここで流れる電流はマ
イクロアンペアのオーダーであるので、出力抵抗Ｒ１は
１ないし１０ＭΩの範囲に選定される。

詳細には、第９図によるトランスコンダクタンス増幅器
は下記のように構成されている。第１および第２のｎチ
ャネル電界効果トランジスタＮｌ′、Ｎ２＃の第１の両
端子は共通に、第３および第４のｎチャネル電界効果ト
ランジスタＮ３”、Ｎ４“により構成されている第１の
電流ミラー回路の出力端に接続されている。第８図中の
圧縮増幅器のブロック回路図によれば帰還入力端として
使用される制御入力端を介して制御電流１ｍｌ。が第３
のｎチャネル電界効果トランジスタＮ３′の第１の端子
およびゲート端子に、また第４のｎチャネル電界効果ト
ランジスタＮ４’のゲート端子に接続される。第３およ
び第４のｎチャネル電界効果トランジスタＮ３’　、Ｎ
４’の第２の端子はＶ■に接続されており、他方におい
て第４のｎチャネル電界効果トランジスタＮ４’の第１
の端子は第１の電流ミラー回路の出力端を成している。

第１のｎチャネル電界効果トランジスタＮｌ’のゲート
端子は第９図による回路では接地点ＧＮＤに接続され、
他方において第２のｎチャネル電界効果トランジスタＮ
２’のゲート端子には入力電圧Ｕ□が与えられる。差動
増幅器の第１の出力端子を形成する第１のｎチャネル電
界効果トランジスタＮｌ’の第２の端子は両ｐチャネル
電界効果トランジスタＰ１′、Ｐ２’から成る第２の電
流ミラー回路に接続されている。そのために第２のｐチ
ャネル電界効果トランジスタＰ２“の第１の端子および
ゲート端子ならびに第１のｐチャネル電界効果トランジ
スタｐＨのゲート端子は共通に差動増幅器の第１の出力
端と接続されており、他方において第１のｐチャネル電
界効果トランジスタＰＩ’の第１の端子は第２の電流ミ
ラー回路の出力端を成している。差動増幅器の第２のｎ
チャネル電界効果トランジスタＮ２’の第２の端子は第
３のＰチャネル電界効果トランジスタＰ３’のゲート端
子および第４のｐチャネル電界効果トランジスタＰ４’
のゲート端子を介して、また第３のｐチャネル電界効果
トランジスタの第１の端子と接続されており、その際に
第３および第４のｐチャネル電界効果トランジスタＰ３
′、Ｐ４’は第３の１ｉ流ミラ一回路を形成している。

さらに第２および第３の電流ミラー回路はそれぞれ第１
および第２のｐチャネル電界効果トランジスタＰ１ａ、
Ｐ２′の第２の端子を介して、またそれぞれ第３および
第４のｐチャネル電界効果トランジスタＰ３“、Ｐ４＃
の第２の端子を介して互いに接続されている。第２の電
流ミラー回路の出力端は第５および第６のｎチャネル電
界効果トランジスタＮ５′、Ｎ６’から成る第４の電流
ミラー回路に接続されている。そのために第２の電流ミ
ラー回路の出力端は第５のｎチャネル電界効果トランジ
スタＮ５″の第１の端子およびゲート端子ならびに第６
のｎチャネル電界効果トランジスタＮ６’のゲート端子
と接続されており、他方において第５のｎチャネル電界
効果トランジスタＮ５’の第２の端子および第６のｎチ
ャネル電界効果トランジスタＮ６’の第２の端子はＶ。

と接続されている。第６のｎチャネル電界効果トランジ
スタＮ６’の第２の端子により形成される第４の電流ミ
ラー回路の出力端は第７のｎチャネル電界効果トランジ
スタＮ７′を介してトランスコンダクタンス増幅器の出
力端と接続されており、他方において第４のｐチャネル
電界効果トランジスうＰ４“の第２の端子により形成さ
れる第３の電流ミラー回路の出力端は第５のｐチャネル
電界効果トランジスタレベルを介して同じくトランスコ
ンダクタンス増幅器の出力端と接続されている。第９図
による回路では、既に冒頭に記載したように、トランス
コンダクタンス増幅器の出力端に出力抵抗Ｒａが接続さ
れており、その両端の電圧降下として出力電圧Ｕ？Ａが
生ずる。トランスコンダクタンス増幅器の動作点を設定
するため、第５のＰチャネル電界効果トランジスタレベ
ルのゲート端子に第１の補助電圧ＤＣＩが、また第７の
ｎチャネル電界効果トランジスタＮ７’のゲート端子を
介して第２の補助電圧ＤＣ２が接続される。既に冒頭に
記載したように、このトランスコンダクタンス増幅器で
は増幅率が制御電流夏１＾、に比例して変化し、またこ
うしてトランスコンダクタンス増幅器の出力端における
振幅を調節し得る。

第１図には、ＣＭＯＳテクノロジーで第２図および第３
図による実施例により構成され得る本発明による圧縮増
幅器のブロック回路図が示されている０本発明による圧
縮増幅器の出力＃ｉＵ、における出力特性曲線は入力端
Ｕ　、　ｔにおける大きい入力レベルに対しては１つの
一定の出力レベルに接近する。第１図による圧縮増幅器
は同じ（１つの２象限乗算器ＺＭ’を含んでおり、その
入力端が圧縮増幅器の入力端Ｕ、′をも成している。調
節される２象限乗算器の出力負荷を一定とするように分
離増幅器ＴＶが続いており、その出力端が圧縮増幅器の
出力端Ｕ３′をも成している。第１図には分離増幅器Ｔ
Ｖは破線で記入されている。

なぜならば、２象限乗算器ＺＭ’の１つの適当な実施例
では必要でないからである。第１図による圧縮増幅器の
帰還枝路は可変の増幅率を有する１つの増幅器ＳＣと、
対応付けられているバイアス電圧発生回路ＧＶを有する
整流器段ＧＲ’と、低域通過フィルタＴＰ′とを含んで
おり、低域通過フィルタの出力が２象限乗算！ｉＺＭ’
に帰還されている。詳細には分離増幅器ＴＶの出力端ま
たは２象限乗算器ＺＭ’の出力端は可変の増幅率を有す
る増幅器ＳＣを介して整流器段ＯＲ’の入力端と接続さ
れている。整流器作用を達成するため、整流器段ＧＲ’
にはバイアス電圧発生回路ＧＶを介してカットオフ電圧
が供給される。整流器段は係数αだけ増幅された出力電
圧を平均電流１．に変換し、この平均電流から加算点Ｓ
において一定の電流Ｉ・が差し引かれる。そのために、
電流信号−１，を供給する整流器段ＯＲ’の出力端と、
一定の電流１．を発生する参照電流源Ｒ１の出力端とは
加算点Ｓと接続されている。その結果として加算点Ｓに
おいて、低域通過フィルタＴＰ′に供給される制御電流
１．が求められる。電流Ｉ０の大きさは、圧縮が切り則
されている状態に相当する電流１ｔ”Ｏに対して圧縮増
幅器の増幅率がまさに１であるように選定される。出力
レベルの増大はより大きい電流Ｉ、を発生し、また制御
電流Ｉ、の減少に通ずる。これにより増幅率が減ぜられ
、また圧縮がより強い度合いで開始する。第２図による
実施例では増幅器ＳＣが帰還された信号を値αだけ増幅
し、またこれによって圧縮が開始するしきい電圧の変更
を可能にする。第１図によるブロック回路図中の２象限
乗算器ＺＭ’の実施例に対しては同じく第９図によるト
ランスコンダクタンス増幅器が使用可能である。

大きい人力レベルに対しては、前記のように、この圧縮
増幅器の出力特性曲線は１つの一定の出力レベルに接近
する。従って、このことは、制御電流■、かますます強
く、−層詳細には出力端Ｕ゛における出力電圧の二乗に
関係して減少することに通ずる。後続の図面、第２図お
よび第３１！ｌ。

には第１図による本発明による圧縮増幅器のトランジス
タレベルでの実施例が示されている。

′Ｗ４２図には再び本発明による圧縮増幅器のブロック
回路図のすべての個別構成要素が示されている、これに
は帰還枝路内に、可変の増幅率を有する増幅器ＳＣと、
付属のバイアス電圧発生回路Ｇ■を有する整流器段ＯＲ
’と、参照電流源ＲＥと、低域通過フィルタＴＰ’とが
属している。

詳細にはバイアス電圧発生回路ＧＶは第１のｎチャネル
電界効果トランジスタＮ１ならびに第１および第２のｐ
チャネル電界効果トランジスタＰＬ、Ｐ２を含んでいる
。第１のｐチャネル電界効果トランジスタＰ１のゲート
端子および第１のｎチャネル電界効果トランジスタＮ１
の第１の端子は共通に負の供給電圧ＶＳＳに接続されて
おり、また第１のｎチャネル電界効果トランジスタＮ１
の第２の端子および第２のｐチャネル電界効果トランジ
スタＰ２の第１の端子は共通に第２のｐチャネル電界効
果トランジスタＰ２のゲート端子および第１のｐチャネ
ル電界効果トランジスタＰＩの第１の端子と接続されて
いる。第２のｐチャネル電界効果トランジスタＰ２の第
２の端子は正の供給電圧ｖ０と接続されており、また第
１のＰチャネル電界効果トランジスタＰＩの第２の端子
は整流器段ＧＲ”と接続されている。

参照電流源Ｒ１は、第２図中に参照符号ＲＶＵを付され
ている参照バイアス電圧回路と、第２のｎチャネル電界
効果トランジスタＮ２とを含んでおり、その際に第２の
ｎチャネル電界効果トランジスタＮ２の第１の端子は負
の供給電圧■ｓ！と接続されており、また参照電流源の
出力端を形成し一定の電流■、を供給する第２のｎチャ
ネル電界効果トランジスタＮ２の第２の端子は加算点Ｓ
と接続されている。さらに第１のｎチャネル電界効果ト
ランジスタＮ１のゲートｉ子および第２のｎチャネル電
界効果トランジスタＮ２のゲート端子は、第３図に実施
例を示されている参照バイアス電圧回路ＲＶυと接続さ
れている。

帰還枝路に属する整流器段ＧＲ’は第３のｐチャネル電
界効果トランジスタＰ３および第１のキャパシタンスＣ
１を含んでおり、その際に第１のキャパシタンスＣ１は
可変の増幅率を有する増幅器ＳＣの出力端と、第３のｐ
チャネル電界効果トランジスタＰ３のゲート端子とバイ
アス電圧発生回路Ｇ■の第１のｐチャネル電界効果トラ
ンジスタＰ１の第２の端子との接続点との間に接続され
ている。さらに第３のｐチャネル電界効果トランジスタ
Ｐ３の第１の端子は正の供給電圧■、。と接続されてお
り、また整流器段ＧＲ’の出力端を形成し電流−■、を
供給する第３のｐチャネル電界効果トランジスタＰ３の
第２の端子は加算点Ｓと接続されている。整流器作用を
達成するため、第３のｐチャネル電界効果トランジスタ
Ｐ３のゲート端子は１つのカットオフ電圧によりバイア
スされる。入力信号として第１のコンデンサＣ１を介し
て供給される正の半波に対しては第３のｐチャネル電界
効果トランジスタＰ３は遮断する。負の半波に対しては
第３のｐチャネル電界効果トランジスタＰ３はＭＯＳ）
ランジスタの二乗の電流特性曲線を有する電流源として
作用する。

加算点Ｓからの制御電流！、を入力端に供給される低域
通過フィルタＴＰ’は第５および第６のｎチャネル電界
効果トランジスタＮ５、Ｎ６、第６および第７のｐチャ
ネル電界効果トランジスタＰ６、Ｐ７ならびに第２のキ
ャパシタンスＣ２を含んでいる。その際、第５および第
６のｎチャネル電界効果トランジスタＮ５、Ｎ６ならび
に第６および第７のｐチャネル電界効果トランジスタＰ
６、Ｐ７は各１つの電流ミラー回路を形成しており、そ
れらを介して電流ＩＰが第２のキャパシタンスＣ２によ
る時間的平均化の後にトランスコンダクタンス増幅器Ｔ
Ｋ１０差動段に供給される。

詳細には第６のｐチャネル電界効果トランジスタＰ６の
第１の端子および第７のｐチャネル電界効果トランジス
タＰ７の第１の端子は正の供給電圧Ｖ、に接続されてお
り、また第５のｎチャネル電界効果トランジスタＮ５の
第１の端子および第６のｎチャネル電界効果トランジス
タＮ６の第１の端子は負の供給電圧ＶＳＳと接続されて
いる。第５のｎチャネル電界効果トランジスタＮ５のゲ
ート端子および第６のｎチャネル電界効果トランジスタ
Ｎ６のゲート端子はさらに共通に第６のｐチャネル電界
効果トランジスタＰ６の第２の端子および第６のｎチャ
ネル電界効果トランジスタＮ６の第２の端子と接続され
ている。低域通過フィルタＴＰ’の出力端は第５のｎチ
ャネル電界効果トランジスタＮ５の第２の端子により形
成され、また第２のキャパシタンスＣ２は負の供給電圧
ｖ５．と第７のｐチャネル電界効果トランジスタＰ７の
第２の端子との間に接続されている。追加的に、低域通
過フィルタＴＰ′の入力端を形成する第７のｐチャネル
電界効果トランジスタＰ７の第２の端子は加蒐点Ｓなら
びに第６および第７のｐチャネル電界効果トランジスタ
Ｐ６、Ｒ７のそれぞれのゲート端子と接続されている。

さらに第２図による集積圧縮増幅器は２象限乗算器ＺＭ
’の１つの主要な構成部分を成す１つの調節されるトラ
ンスコンダクタンス増幅器ＴＫＩを育する。２象限乗算
Ｈ２Ｍ′の入力端Ｕ、゛における入力信号は、トランス
コンダクタンス増幅器ＴＫＩの第１の入力端の過制御を
避けるため、Ｒ１およびＲ２から成る前段の分圧器を介
して減衰される。出力側ではトランスコンダクタンス増
幅器ＴＫＩは第３および第４の抵抗Ｒ３、Ｒ４により終
端されている。抵抗Ｒ１ないしＲ４は高抵抗ポリシリコ
ンから成るバルク抵抗として、または弱（ドープされた
Ｐ凹部により実現され得る。

スイッチングされるキャパシタンスによる実現もここで
同じく考えられる。しかし、高抵抗ポリシリコンから成
る抵抗または弱くドープされたＰ凹部による抵抗は、追
加的に結合により入るクロックがトランスコンダクタン
ス増幅器の作動を阻害しないという利点を有する。詳細
には第１および第２の抵抗Ｒ１、Ｒ２は２象限乗算器Ｚ
Ｍ’の入力端と接地点ＧＮＤとの間に接続されている前
段の分圧器を形成している。第１のトランスコンダクタ
ンス増幅器ＴＫＩの第１の入力端は分圧器とその第１の
抵抗Ｒ１と第２の抵抗Ｒ２との間の中間接続点で接続さ
れており、他方においてその第２の入力端は第４の抵抗
Ｒ４を介して接地点ＧＮＤと接続されている。追加的に
第１のトランスコンダクタンス増幅器ＴＫＩの第２の入
力端は第３の抵抗Ｒ３を介して２象限乗算器ＺＭ’の出
力端および第１のトランスコンダクタンス増幅器ＴＫ１
の出力端と接続されている。

既に冒頭に記載したように、圧縮増幅器の出力端を２象
限乗算器ＺＭ’から減結合するため、２象限乗算器ＺＭ
’に１つの分離増幅器ＴＶが続いている０分離増幅器Ｔ
Ｖは１つの“スイッチド・キャパシタ”増幅器として構
成されており、またｌの増幅率を与える０分離増幅器Ｔ
Ｖは第２のトランスコンダクタンス増幅器ＴＫ２とスイ
ッチングされるキャパシタンス、第１の形式の第４、第
５、第６のスイッチおよび第２の形式の第４、第５、第
６のスイッチを介して駆動される第６、第７および第８
のキャパシタンスＣ６、Ｃ７、Ｃ８とを含んでいる。こ
こで第１および第２の形式のスイッチは１つの２相クロ
ックで駆動されるトランスミツシランゲートである。こ
のことは、第１の形式のスイッチが開かれている場合に
、第２の形式のスイッチが閉じられた状態にあることを
意味する。

詳細には第１の形式の第４のスイッチＳ１４は第１のト
ランスコンダクタンス増幅器ＴＫＩの出力端と第６のキ
ャパシタンスＣ６の第１の端子との間に接続されており
、その際にこの第１の端子と接地点ＧＮＤとの間に第２
の形式の第４のスイッチＳ２４が接続されている。ここ
で第６のキャパシタンスＣ６の第２の端子は第３のトラ
ンスコンダクタンス増幅器ＴＫ３の第１の端子と、また
第１の形式の第５のスイッチＳ１５および第２の形式の
第５のスイッチ５２５により形成される１つの直列回路
を介して接地点ＧＮＤと接続されている。この直列回路
では第２の形式の第５のスイッチ３２５が一方の側で接
地点ＧＮＤに接続されている。

分離増幅器ＴＶの出力端を形成しており圧縮増幅器の出
力端Ｕ、′に出力信号を与え得る第３のトランスコンダ
クタンス増幅器ＴＫ３の出力端は、第７のキャパシタン
スＣ７を介して第１の形式の第５のスイッチＳＬ５と第
２の形式の第５のスイッチ３２５との間の中間端子に帰
還されている。

同じく１つの直列回路を形成している第１の形式の第６
のスイッチＳ１６および第２の形式の第６のスイッチＳ
２６は接地点ＧＮＤと第３のトランスコンダクタンス増
幅器ＴＫ３の出力端との間に接続されており、その際に
第１の形式の第６のスイッチＳ１６は一方の側で接地点
ＧＮＤに接続されている。さらに第８のキャパシタンス
Ｃ８の第１の端子は第１の形式の第６のスイッチＳ１６
と第２の形式の第６のスイッチ３２６との間の中間接続
点に、また第８のキャパシタンスＣ８の第２の端子は第
３のトランスコンダクタンス増幅器ＴＫ３の第１の入力
端に接続されている。最後に第３のトランスコンダクタ
ンス増幅器ＴＫ３の第２の端子は接地点ＧＮＤに接続さ
れている必要がある。

帰還枝路内には、前記のように、′スイッチド・キャパ
シタ”増幅器として構成されており、また第４のトラン
スコンダクタンス増幅器ＴＫ４を含んでいる可変の増幅
率を有する増幅器ＳＣが位置している。さらにスイッチ
オン可能なキャパシタンス、第９、第１０、第１１およ
び第１２のキャパシタンスＣ９、Ｃ１０、Ｃ１１および
Ｃ１２と、１つの積分器キャパシタンスＣ１４と、第１
゜第２および第３の形式の別のスイッチとが存在してい
る。第３の形式のスイッチにより入力キャパシタンスと
積分器キャパシタンスとの比、従ってまた増幅率が変更
され得る。ここで増幅率範囲は下記の範囲にわたってい
る。

ｌ１ａＸＯ〈α〈瓦７ここでＣｍａｘ＝Ｃ９＋Ｃ１０＋Ｃ１１＋Ｃ１２このこ
とは、圧縮が開始するしきい電圧の変更を可能にする。

第１のキャパシタンスＣｔを介してＡＧＣ入力信号が整
流器段ＧＲ′の第３のｐチャネル電界効果トランジスタ
Ｐ３のゲート端子に与えられる。可変の増幅率を有する
増幅器ＳＣのなかでも、存在するキャパシタンスは同じ
くスイッチング可能なキャパシタンス（スイッチド・キ
ャパシタ）として構成されており、他方において第３の
形式のスイッチは簡単なオン／オフスイッチとして実現
され得る。

詳細には第４のトランスコンダクタンス増幅器ＴＫ４の
第１の入力端と可変の増幅率を有する増幅器ＳＣの入力
端との間に１つの並列キャパシタンス回路網および第２
の形式の第７のスイッチＳ２７が配置されており、その
際に並列キャパシタンス回路網と第２の形式の第７のス
イッチＳ２７との間の中間接続点は第１の形式の第７の
スイッチ５１７を介して接地点ＧＮＤと接続されている
。

第２図による並列キャパシタンス回路網は４つの直列回
路を含んでおり、その際に各直列回路は１つのキャパシ
タンスおよび第３の形式の１つのスイッチから成ってい
る。その際に第９のキャパシタンスＣ９は第３の形式の
第１のスイッチＳ３１に直列に、第１０のキャパシタン
スＣ１０は第３の形式の第２のスイッチ３３２に直列に
、第１１のキャパシタンスＣ１１は第３の形式の第３の
スイッチ３３３に直列に、また第１２のキャパシタンス
Ｃ１２は第３の形式の第４のスイッチ３３４に直列に接
続されている。すべての４つの直列回路はそれぞれそれ
らの両端子に並列に接続されており、また第４のトラン
スコンダクタンス増幅器ＴＫ４の第１の入力端と第２の
形式の第７のスイッチＳ２７との間に配置されている並
列キャパシタンス回路網を形成している。同時に可変増
幅率の増幅器ＳＣの出力端を形成している第４のトラン
スコンダクタンス増幅器ＴＫ４の出力端は第１３のキャ
パシタンスＣ１３および第２の形式の第８のスイッチ３
２８から成る１つの直列回路を介して並列キャパシタン
ス回路網とも第４のトランスコンダクタンス増幅器ＴＫ
４の第１の入力端とも接続されている。さらにこの第２
の形式の第８のスイッチＳ２Ｂと第１３のキャパシタン
スＣ１３との間の中間接続点は第１の形式の第８のスイ
ッチ３１８を介して接地点ＧＮＤと接続されている。追
加的に第４のトランスコンダクタンス増幅器ＴＫ４の出
力端は第１の形式の第９のスイッチ３１９を介して第１
４のキャパシタンスＣ１４と直列に第４のトランスコン
ダクタンス増幅器ＴＫ４の第１の入力端に帰還されてお
り、また第１の形式の第９のスイッチＳ１９と第１４の
キャパシタンスＣ１４との間の中間接続点は第２の形式
の第９のスイッチ３２９を介して接地点ＧＮＤと接続さ
れている。最後に第４のトランスコンダクタンス増幅器
ＴＫ４の第２の入力端は同じく接地点ＧＮＤと接続され
ている。

第３図には、第２図により第２のｎチャネル電界効果ト
ランジスタＮ２と共通に参照電流ｆｓＲＩを形成する参
照バイアス電圧回路の実施例が示されている。参照バイ
アス電圧回路は基本的には第２図による圧縮増幅器回路
と類似に構成されており、また前段に接続されている分
圧器を有する１つの別の２象限乗算器ＺＭ”と、帰還枝
路内のスイッチングされるキャパシタンスを有する１つ
の増幅器ＳＣ′と、１つの後続の帰還回路網ＲＫとを含
んでいる。参照バイアス電圧回路のなかには圧縮増幅器
の場合と同一のトランスコンダクタンス増幅器ＴＫＩが
２象限乗算器ＺＭ’内に挿入される。前段に接続されて
いる分圧器には、正の供給電圧■１１カと同一であって
もよい１つの参照電圧Ｕ　ＲｌＦが接続されている。す
べての使用される抵抗の絶対値と無関係に帰還枝路の出
力端における帰還電流は、増幅率が１になるように、参
照電流源の出力電流と同じ大きさでなければならない。

第５図中の前段に接続されている２象限乗算器ＺＭ′と
異なり、参照バイアス電圧回路の減衰は係数２だけ高（
、従って別の２象限乗算器ＺＭ“の出力端にはり□、／
２の出力電圧が期待される。

そのためにＲ２’の抵抗値は第２図中のＲ２の抵抗の半
分に選定されている。別の２象限乗算器ＺＭ＃の出力電
圧は再び参照電圧Ｕ□ｒと比較される。この比較は増幅
器の、“スイッチド・キャパシタ”積分器として構成さ
れているスイッチングされるキャパシタンスを有する増
幅器ＳＣ′の差動入力端で行われる。キャパシタンスＣ
４からは電荷Ｃ０・Ｕ□、が、スイッチ３２３が閉じら
れている場合、積分器入力端に到達し、他方において、
キャパシタンスＣ４の２倍の大きさに選定されているキ
ャパシタンスＣ３からは電荷−２Ｃ。

が別の２象限乗算器ＺＭ”の出力電圧により乗算されて
積分器入力端に接続される。２象限乗算器ＺＭ’の出力
電圧が参照電圧の半分Ｕ＊ｔｒ／２よりも大きいならば
、積分器出力端における電圧は上昇する。しかし、これ
により帰還回路網内のｐチャネル電界効果トランジスタ
Ｐ４を通る電流は減少する。しかし、別の２象限乗算器
ＺＭ”の出力電圧が参照電圧ＵＩＥＦ／２よりも小さい
ならば、状況は逆になり、電流は増大する。帰還回路網
内の第３および第４のｎチャネル電界効果トランジスタ
Ｎ３、Ｎ４により形成されている電流ミラー回路を介し
て、この電流は制御電流として第１のトランスコンダク
タンス増幅器ＴＫＩに供給される。制御電流が減少する
と、増幅率も減少する。

従うて、帰還に基づいて２象限乗算器ＺＭ”の出力電圧
がＵ＋＋ｗｒ　／　２である平衡状態が生ずる。その状
態で参照バイアス電圧回路の出力端における電圧は、圧
縮増幅器の増幅率が、圧縮が切り離されている状態で、
まさに１であるような電圧である。このことは、圧縮増
幅器および参照バイアス電圧回路が同一のチップ上に位
置しており、従って抵抗層およびトランジスタ定数のば
らつきがわずかなので、成り立ち得る。

詳細には、参照バイアス電圧回路の接続は下記のように
行われている。帰還回路網は第３および第４のｎチャネ
ル電界効果トランジスタＮ３、Ｎ４と第４および第５の
ρチャネル電界効果トランジスタ定数、Ｒ５とを含んで
おり、その際に第３のｎチャネル電界効果トランジスタ
Ｎ３の第１の端子と第４のｎチャネル電界効果トランジ
スタＮ４の第１の端子と第５のｐチャネル電界効果トラ
ンジスタＰ５のゲート端子とは負の供給電圧ＶＳ１に接
続されており、また第５のｐチャネル電界効果トランジ
スタＰ５の第１の端子は正の供給電圧ＶＤ＋１に接続さ
れている。第５のｐチャネル電界効果トランジスタＰ５
の第２の端子は第４のｐチャネル電界効果トランジスタ
Ｐ４の第１の端子と接続されており、また第４のｐチャ
ネル電界効果トランジスタＰ４の第２の端子と第４のｎ
チャネル電界効果トランジスタＮ４の第２の端子および
ゲート端子は第３のｎチャネル電界効果トランジスタＮ
３のゲート端子と接続されており、また共通に参照バイ
アス電圧回路の出力端を形成している。

この出力端は第２図中の圧縮増幅器内の第１および第２
のｎチャネル電界効果トランジスタＮｌ。

Ｎ２のゲート端子と接続されている。ここで両ｎチャネ
ル電界効果トランジスタＮ３およびＮ４は、前記のよう
に、１つの電流ミラー回路を形成しており、その際に第
３のｎチャネル電界効果トランジスタＮ３の第２の入力
端は帰還回路ｗ４ＲＫの出力端を形成しており、また第
１のトランスコンダクタンス増幅器ＴＫＩの制御入力端
に帰還されている。第４のＰチャネル電界効果トランジ
スタＰ４のゲート端子は増幅器の出力端において、接続
されているキャパシタンスを有する増幅器ＳＣ゛の出力
端に接続されており、また帰還回路網ＲＫの入力端を成
している。

別の２象限乗算器ＺＭ’は第２図の圧縮増幅器の２象限
乗算器ＺＭ’　と１１４以に構成されている。

それは第２図の２象限乗算器ＺＭ’の場合と同一のトラ
ンスコンダクタンス増幅器ＴＫＩとその前段に接続され
ている分圧器とを含んでいる。ここでは、第２図と異な
り、第２の抵抗Ｒ２’はその抵抗値を、圧縮増幅器の前
段に接続されている分圧器のなかの第２の抵抗Ｒ２の抵
抗値の半分に選定されている。前段に接続されている分
圧器の入力端には、前記のように供給電圧ＶＩＩＤと同
一であってよい参照電圧Ｕ■ｒが与えられる。この措置
により、またスイッチングされるキャパシタンスを有す
る増幅器ＳＣ′と帰還回路網１ＲＫとから成る帰還回路
により、Ｕｌ！Ｆ／２の出力電圧が期待される。その他
の接続については別の２象限乗算器ＺＭ“は圧縮電圧増
幅器の２象限乗算器ＺＭ’の接続と一敗している。第２
図中と同一の参照符号が第３図中にも用いられている。

別の２象限乗算器ＺＭ″の出力端は、第３図では、スイ
ッチングされるキャパシタンスを有する増幅器ＳＣ′と
接続されてし）る、増幅器ＳＣ′は第３、第４および第
５のキャパシタンスＣ３、Ｃ４およびＣ５と第１の形式
の第１、＄２および第３のスイッチＳ１１、Ｓ１２、Ｓ
１３と第２の形式の第１．第２および第３のスイッチ３
２１、Ｓ２２、Ｓ２３とを含んでいる。第１の形式の第
１のスイッチＳ１１は第２の形式の第１のスイッチ３２
１と直列に別の２象限乗算器ＺＭ’の出力端と接地点Ｇ
ＮＤとの間に接続されており、その際に第２の形式の第
１のスイッチＳ２１は一方の側で接地点ＧＮＤと接続さ
れている。第１の形式の第２のスイッチＳ１２は第２の
形式の第２のスイッチＳ２２と直列に接地点ＧＮＤと第
２のトランスコンダクタンス増幅器ＴＫ２の第１の入力
端との間に接続されており、その際にここでは第１の形
式の第２のスイッチＳ１２は一方の側で接地点ＧＮＤと
接続されている。第１の形式の第３のスイッチＳ１３と
第２の形式の第３のスイッチＳ２３とは直列に接地点Ｇ
ＮＤと参照電圧Ｕ　ｌ！Ｆとの間に接続されており、そ
の際に接地点ＧＮＤは第１の形式の第３のスイッチＳ１
３と接続されている。第４のキャパシタンスＣ４の２倍
の値に選定されている第３のキャパシタンスＣ３は一方
では第１の形式の第１のス・イッチＳ１１と第２の形式
の第１のスイッチ３２１との間の中間接続点に、他方で
は第１の形式の第２のスイッチＳ１２と第２の形式の第
２のスイッチＳ２２との間の中間接続点に接続されてお
り、また第４のキャパシタンスＣ４は一方では第１の形
式の第３のスイッチＳ１３と第２の形式の第３のスイッ
チＳ２３との間の中間接続点に、他方では第１の形式の
第２のスイッチ３１２と第２の形式の第２のスイッチＳ
２２との間の中間接続点に接続されている。スイッチン
グされるキャパシタンスを有する増幅器ＳＣ′の出力端
をも成す第２のトランスコンダクタンス増幅器ＴＫ２の
出力端は第５のキャパシタンスＣ５を介して第２のトラ
ンスコンダクタンス増幅器ＴＫ２の第１の入力端に帰還
されており、また第２のトランスコンダクタンス増幅ａ
ＴＫ２の第２の入力端は同じ（接地点ＧＮＤと接続され
ている。

第１および第２の形式のスイッチは再びトランスミツシ
ランゲートとして実現され得る。

大きい入力レベルに対しては第１図による圧縮増幅器の
出力特性曲線は一定の出力レベルに接近する。増幅率の
増大がしきい電圧の到達後においても零よりも大きい圧
縮増幅器の出力特性曲線を得るためには、トランスコン
ダクタンス増幅器では増幅率に比例している制御電流が
振幅の増大と共によりわずかな強さで（双曲線状に）、
下記の増幅率の式で表されるように、減少するべきであ
ろう。

この経過は、帰還枝路内の制御トランジスタの電流特性
曲線を逆方向に通過することにより、出力特性曲線に接
近する。この制御トランジスタに対しては、増幅率１を
与えるＴｏに等しい最大制御電流１、が流れるように、
動作点が選定される。

ここで一定電流Ｉ、は、出力端で１つのｐチャネル電界
効果トランジスタに接続されている参照電圧源から取り
出される。

第４図には、ＣＭＯＳテクノロジーで実現可能であり、
また変更された帰還回路を有する本発明による圧縮増幅
器が示されている。第４図による圧縮増幅器は同じく２
象限乗算器ＺＭ’と、場合によっては付加すべき分離増
幅器ＴＶと、帰還回路内の可変の増幅率を有する増幅器
ＳＣと、バイアス電圧発生のための回路Ｇ■′を有する
整流器段ＧＲ’と、低域通過フィルタＴＰ’と、電圧／
電流変換器Ｕ／ＩＷとを含んでいる。電圧／Ｉｔ流変流
器換器ＩＷの出力は２象限乗算器ＺＭ’に帰還されてい
る。さらに電圧／電流変換器Ｕ／ＩＷには参照電圧ＢＲ
Ｕが接続されている。２象限乗算器ＺＭ′、第１図のブ
ロック回路図中と同じく、圧縮増幅器の入力端Ｕ、′と
出力端Ｕ、′との間に接続されており、他方において可
変の増幅率を有する増幅器ＳＣは整流段ＧＲ’と圧縮増
幅器の出力端Ｕ、ｙとの間に接続されている。最後に整
流段ＯＲ’の出力端は低域通過フィルタＴＰ’を介して
電圧／電流変換器Ｕ／ＩＷの入力端と接続されている。

後続の第５図および第６図かられかるように、この圧縮
増幅器を実現するため、２象限乗算器ＺＭ’　、分離増
幅器ＴＶおよび可変の増幅率を有する増幅器ＳＣのよう
な個々の構成要素は第１図中の圧縮増幅器の相応の構成
要素と全く同一に構成され得る。

第５図中のトランジスタレベルでの実施例には、接続さ
れている分離増幅器ＴＶを有する２象限乗算器ＺＭ’と
、変更された帰還回路とが示されている。可変の増幅率
を有する増幅器ＳＣの増幅された出力信号は第１のキャ
パシタンスＣＩ’を介して静電容量的に第３のｎチャネ
ル電界効果トランジスタＮ３’のゲート端子に結合され
る。このキャパシタンスと一緒に第３のｎチャネル電界
効果トランジスタＮ３’はピーク値整流器および整流器
段ＧＲ’を形成している。整流された信号は続いて（第
６のｎチャネル電界効果トランジスタレベルにより形成
される）カスコードトランジスタを制御するためにその
ゲート端子に与えられる。

それぞれ両電界効果トランジスタＰ４’　、Ｐ５’なら
びにＮ６’　、Ｎ？’により形成されている２つの接続
されている電流ミラー回路を介してカスコードトランジ
スタＰ６’は整流された信号を制御電流！、に変換する
。参照電圧源ＲＵの出力端における一定の電圧が第５の
ｎチャネル電界効果トランジスタＮ５’のゲート端子に
与えられることにより電流Ｉ０が一定に保たれる。制御
トランジスタとも呼ばれ得るカスコードトランジスタＰ
６′に対しては電流特性曲線が逆方向に顧慮される。す
なわちＶ＊ｏ−２Ｖｔｐ　（Ｖｙｐ”’Ｐ％＋ネル電界
効果トランジスタのカットオフ電圧）よりも小さいゲー
ト電圧に対しては制御トランジスタを通る電流が二乗関
係でＩゆの最大値まで上昇する。

カスコードまたは制御トランジスタＰ６’の動作点は最
大電流Ｉ・が流れ得るように定められる。

第３のｎチャネル電界効果トランジスタＮ３’を介して
交流信号が整流されると、カスコードまたは制御トラン
ジスタＰ６’のゲート端子における電圧は上昇する。こ
れにより制ｍ’ｖｌ流１ｍが減少し、同じ（増幅率も減
少する。カスコードまたは制御トランジスタＰ６’およ
び第５のｐチャネル電界効果トランジスタレベルが等し
く構成されている場合には、それらは共に１を流！。に
対する同一のゲート−ソース間電圧を必要とする。電流
は非常に小さいので、ゲート電圧はカットオフ電圧の２
倍の電圧だけ正の供給電圧■。、の下側に位置していな
ければならないと言うこともできる。しかしカスコード
または制御トランジスタＰ６’の動作点は第３のｎチャ
ネル電界効果トランジスタＮ３′　（整流器トランジス
タ）の動作点よりも上側に設定されなければならない、
すなわち第３のｎチャネル電界効果トランジスタＮ３’
におけるゲート電圧はカスコードまたは制御トランジス
タＰ６’のゲート電圧よりも１つのカットオフ電圧だけ
高（なければならない、この電圧を発生するため、以下
に一層詳細に説明されるバイアス電圧発生のための回路
ＧＶ’が用いられる。

バイアス電圧発生のための回路Ｇ■゛は第１１第２、第
３および第４のｐチャネル電界効果トランジスタＰＩ′
、Ｐ２′、Ｐ３’およびＰ４’　と第１および第２のｎ
チャネル電界効果トランジスタＮｌ’　、Ｎ２’とを含
んでいる。第１のｐチャネル電界効果トランジスタＰＩ
’のゲート端子と第１のｎチャネル電界効果トランジス
タＮｌ’の第１の端子とは共通に負の供給電圧ＶＳＳに
接続されており、他方において第１のｐチャネル電界効
果トランジスタＰＩ’の第１の端子と第２のｎチャネル
電界効果トランジスタＮ２’の第１の端子とは共通に第
２のｎチャネル電界効果トランジスタＮ２’のゲート端
子に接続されている。第２のｎチャネル電界効果トラン
ジスタＮ２’の第２の端子と第１のｎチャネル電界効果
トランジスタＮ１′の第２の端子とは共通に第２のｐチ
ャネル電界効果トランジスタＰ２’の第１の入力端と第
２のｐチャネル電界効果トランジスタＰ２’のゲート端
子とに接続されている。さらに第２のｐチャネル電界効
果トランジスタＰ２’の第２の端子は第３のｐチャネル
電界効果トランジスタＰ３’の第１の入力端と第３およ
び第４のρチャネル電界効果トランジスタＰ３’　、Ｐ
４’のゲート端子とに接続されており、また第２のｎチ
ャネル電界効果トランジスタＮ２’の第１の端子は第４
のｐチャネル電界効果トランジスタＰ４’の第１の端子
と接続されている。第３０ｊｐチヤネル電界効果トラン
ジスタＰ３’の第２の端子と第４のｐチャネル電界効果
トランジスタＰ４’の第２の端子とは共通に正の供給電
圧Ｖ１１１１に接続されており、また第１のｐチャネル
電界効果トランジスタＰ１′の第２の端子は整流器段Ｇ
Ｒ’と第３のｎチャネル電界効果トランジスタＮ３’の
ゲート端子を介して接続されている。ここで第２および
第３のｐち電界効果トランジスタＰ２’　、Ｐ３’はダ
イオードとして接続されており、従ってそれらのゲート
−ソース間電圧は制御またはカスコードトランジスタＰ
６’および第５のｎチャネル電界効果トランジスタＮ５
’のそれと同一である。第３および第４のｐチャネル電
界効果トランジスタＰ３’Ｐ４’により形成されている
電流ミラー回路により第４のｐチャネル電界効果トラン
ジスタＰ４’と第２のｎチャネル電界効果トランジスタ
Ｎ２’との間の電流枝路にも第２および第３のｐチャネ
ル電界効果トランジスタＰ２’　、Ｐ３’の電流枝路を
通って流れる電流と同一の電流が流れる。第２のｎチャ
ネル電界効果トランジスタＮ２’と第２のｐチャネル電
界効果トランジスタＰ２’　との間の加算点には■。。

−２ｖ□（Ｖｔｐ−Ｐチャネル電界効果トランジスタの
カットオフ電圧）の電圧が生ずる。また第２のｎチャネ
ル電界効果トランジスタＮ２’　もダイオードとして動
作し、ゲート・ソース間電圧Ｖｖｓ　（ＶＴＮ−ｎチャ
ネル電界効果トランジスタのカットオフ電圧）を発生す
る。第２のｎチャネル電界効果トランジスタＮ２’のゲ
ート端子にはＵｓｗｔ’　−Ｖａｎ、　　２　Ｖｔｐ＋
　Ｖｖｗ（Ｄ電圧が生ずる。この求められたバイアス電
圧は抵抗として作用する第１のＰチャネル電界効果トラ
ンジスタＰＩ’を介して第３のｎチャネル電界効果トラ
ンジスタＮ３’のゲート端子に伝達される。

動作点を設定するために電界効果トランジスタＮ５′、
Ｐ６’およびＰ５’により形成されている電流枝路に比
較してバイアス電圧発生のための回路内の電流密度を高
くすると、カスコードまたは制御トランジスタＰ６’が
電流Ｉ０を確実に通すことが保証されている１つの動作
点が得られる。

整流器段ＯＲ’は前記のように第３のｎチャネル電界効
果トランジスタＮ３’および第１のキャパシタンスＣ１
’を含んでおり、その際に第１のキャパシタンスＣ１’
は可変の増幅率を有する増幅器ＳＣの出力端と第３のｎ
チャネル電界効果トランジスタＮ３’のゲート端子およ
びバイアス電圧発生のための回路ＧＶ’の第１のｐチャ
ネル電界効果トランジスタレベルの第２の端子との間と
接続されている。第３のｎチャネル電界効果トランジス
タＮ３’の第１の端子は正の供給電圧Ｖａｌと、また第
３のｎチャネル電界効果トランジスタＮ３’の第２の端
子は低域通過フィルタＴＰ″と接続されている。

低域通過フィルタＴＰ’は第２のキャパシタンスＣ２’
および第４のｎチャネル電界効果トランジスタＮ４’を
含んでおり、その隙に第２のキャパシタンスＣ２’の第
１の端子および第４のｎチャネル電界効果トランジスタ
Ｎ４’の第１の端子は共通に整流器段の出力端、この場
合には第３のｎチャネル電界効果トランジスタＮ３’の
第２の端子と接続されている。第２のｎチャネル電界効
果トランジスタレベルの第２の端子および第４のｎチャ
ネル電界効果トランジスタＮ４’の第２の端子は共通に
負の供給電圧ＶＳＳと接続されており、また第２のキャ
パシタンスＣ２’の第１の端子と第４のｎチャネル電界
効果トランジスタＮ４’の第１の端子は共通に低域通過
フィルタＴＰ“の出力端を形成している。

低域通過フィルタＴＰ’の出力端に接続されている電圧
／電流変換器Ｕ／ＩＷは第５、第６および第７のｎチャ
ネル電界効果トランジスタＮ５’Ｎ６’　、Ｎ７’と第
４、第５および第６のｐチャネル電界効果トランジスタ
Ｐ４′、Ｐ５’およびＰ６’とを含んでいる０両ｐチャ
ネル電界効果トランジスタＰ４’およびＰ５’は第１の
電流ミラー回路を形成しており、また両ｎチャネル電界
効果トランジスタＮ６’およびＮ７’は第２の電流ミラ
ー回路を形成している。詳細には、第５のｎチャネル電
界効果トランジスタＮ５’の第１の端子および第６のｎ
チャネル電界効果トランジスタＮ６’の第１の端子なら
びに第７のｎチャネル電界効果トランジスタＮ７’の第
１の端子は共通に負の供給電圧ＶＳＳに接続されており
、また第４のρチャネル電界効果トランジスタレベルの
第１の端子および第５のｐチャネル電界効果トランジス
タＰ５’の第１の端子は正の供給電圧、と接続されてい
る。第６のｎチャネル電界効果トランジスタＮ６’のゲ
ート端子および第７のｎチャネル電界効果トランジスタ
Ｎ７’のゲート端子は共通に’１１４１のｎチャネル電
界効果トランジスタレベルの第２の端子および第４のｐ
チャネル電界効果トランジスタＰ４’の第２の端子に接
続されており、また第５のｐチャネル電界効果トランジ
スタＰ５’のゲート端子は共通に第５のｐチャネル電界
効果トランジスタＰ５’の第２の端子と、制御またはカ
スコードトランジスタとも呼ばれる第６のｐチャネル電
界効果トランジスタＰ６’の第１の入力端とに接続され
ている。さらに第６のｐチャネル電界効果トランジスタ
Ｐ６’の第２の端子は第５のｎチャネル電界効果トラン
ジスタＮ５’の第２の端子と接続されており、また第６
のｐチャネル電界効果トランジスタＰ６’のゲート端子
は低域通過フィルタＴＰＯ出力端と接続されている。第
６のｎチャネル電界効果トランジスタＮ６’の第２の端
子は電圧／電流変換器の出力端を形成しており、また２
象限乗夏キャパシタンスＺＭ’に帰還されている。

２象限乗算キャパシタンスＺＭ’　、分離増幅器ＴＶお
よび可変の増幅率を有する有する増幅器ＳＣのようなそ
の他の構成要素の構成は第２図で説明した相応の構成要
素のように構成され得る。従って、第５図による個々の
構成要素の実施例では第２図による相応の構成要素と同
一の参照符号が用いられている。

最後に第６図にはトランジスタレベルでの参照電圧源Ｒ
ＶＵの実施例が示されている。この回路は広範囲に第３
図による参照バイアス電圧回路のように構成されており
、また２象限乗算器ＺＭ’と、帰還枝路内のスイッチン
グされるキャパシタンスを有する増幅器ＳＣ′と帰還回
路網ＲＫ’とを含んでいる。２象限乗算器ＺＭ’と“ス
イッチド・キャパシタンス０増帽器として実現された増
幅器ＳＣ′の実現は第３図による相応の構成要素のよう
に行われており、従っｔ同一の参照符号がここにも用い
られている。また帰還回路網ＲＫ’は２象限乗算器ＺＭ
’の制御入力端に帰還されている。第３図による回路と
相違して、第６図中の参照電圧源は変更された帰還回路
網を含んでいる。

こめ帰還回路網は第８、第９および第１０のｎチャネル
電界効果トランジスタＮ８’　、Ｎ９’およびＮ１０’
ならびに第７、第８、第９および第１０のｐチャネル電
界効果トランジスタＰ７′、Ｐ８′、Ｐ９’およびＰ１
０’を含んでおり、その際に両ｐチャネル電界効果トラ
ンジスタＰ７’Ｐ８’ならびに両ｎチャネル電界効果ト
ランジスタＮ８’およびＮ９’は各１つの電流ミラー回
路を形成している。第８のｎチャネル電界効果トランジ
スタＮ８’の第１の端子、第９のｎチャネル電界効果ト
ランジスタＮ９’の第１の端子、第１０のｎチャネル電
界効果トランジスタＮ１０’の第１の端子および第１０
のｐチャネル電界効果トランジスタｐｔｏ’のゲート端
子は共通に負の供給電圧ｖｓｍと接続されており、また
第８のｎチャネル電界効果トランジスタＮ８’のゲート
端子および第９のｎチャネル電界効果トランジスタＮ９
’のゲート端子は共通に第９のｎチャネル電界効果トラ
ンジスタＮ９’の第２の端子と第７のｐチャネル電界効
果トランジスタＰ７’の第１の端子とに接続されている
。第７のｐチャネル電界効果トランジスタＰ７’の第２
の端子は第８の２チヤネル電界効果トランジスタＰ８’
の第１の端子と共に正の供給電圧Ｖ１１と接続されてい
る。第７のｐチャネル電界効果トランジスタＰ７’のゲ
ート端子および第８のｐチャネル電界効果トランジスタ
Ｐ８’のゲート端子は共通に第８のｐチャネル電界効果
トランジスタＰ８’の第２の端子および第９のｐチャネ
ル電界効果トランジスタＰ９’の第１の端子に接続され
ている。さらに第９のｐチャネル電界効果トランジスタ
Ｐ９’の第２の端子は第１０のｐチャネル電界効果トラ
ンジスタＰ１０′の第１の端子と接続されており、また
第１０のｐチャネル電界効果トランジスタＰ１０′の第
２の端子および第１０のｎチャネル電界効果トランジス
タＮ１０’の第２の端子は共通に第１０のｎチャネル電
界効果トランジスタＮ１０’のゲート端子に接続されて
いる。第８のｎチャネル電界効果トランジスタＮ８’の
第２の端子は帰還回路ｖ４ＲＫ′の出力端を形成してお
り、また第９のｐチャネル電界効果トランジスタＰ９’
のゲート端子はスイッチングされるキャパシタンスを有
する増幅器ＳＣ′の出力端に接続されている。第１０の
ｎチャネル電界効果トランジスタＮ１０’のゲート端子
および第２の端子は参照電圧５Ｒｖｕの出力端を形成し
ており、また第１、第４および第５のｎチャネル電界効
果トランジスタＮｌ’　、Ｎ４’およびＮ５’のゲート
端子に接続されている。

【図面の簡単な説明】

第１図は非常に高い入力レベルに対する一定の出力レベ
ルを有する本発明による圧縮増幅器のブロック回路図、
第２図は第１図のブロック回路図による本発明による圧
縮増幅器の実施例の回路図、第３図は第２図による本発
明による圧縮増幅器の作動のために必要な参照電圧源の
実施例の回路図、第４図は出力レベルが１つのしきい電
圧の超過の後に入力レベルの増大と共にわずかに上昇す
る本発明による圧縮増幅器のブロック回路図、第５図は
第４図のブロック回路図による本発明による圧縮増幅器
の実施例の回路図、第６図は第５図による本発明による
圧縮増幅器の作動に必要な参照電圧源の実施例の回路図
、第７図は２０Ｈｚ〜２０ｋＨｚにわたる正常聴力者お
よび聴力障害者の聴覚および痛覚しきいを示す図、第８
図は従来の技術による圧縮増幅器のブロック回路図、第
９図は従来の技術によるトランスコンダクタンス増幅器
の回路図である。ＧＲ・・・整流器段ＧＶ・・・バイアス電圧発生回路ＫＧ・・・特性曲線要素ＲＫ・・・帰還回路網ＲＵ・・・参照電圧源ＲＶＵ・・・参照バイアス電圧回路Ｓ・・・加算点ＳＣ・・・可変の増幅率を有する増幅器ＴＫ・・・トラ
ンスコンダクタンス増幅器ＴＰ・・・低域通過フィルタＴＶ・・・分離増幅器 υ。・・・出力端Ｕ。・・・入力端Ｕ／ＩＷ・・・電圧−電流変換器ＺＭ・・・２象限乗算器

Claims

【特許請求の範囲】１）２象限乗算器（ＺＭ′）と、整流器段（ＣＲ′）お
よびその後段の低域通過フィルタ（ＴＰ′）を含んでい
る帰還枝路とを有する圧縮増幅器であって、低域通過フ
ィルタ（ＴＰ′）の出力端が２象限乗算器（ＺＭ′）に
帰還されており、また前段に接続されている分圧器を有
する２象限乗算器（ＺＭ′）が圧縮増幅器の入力端（Ｕ
＿ｅ′）と出力端（Ｕ＿ａ′）との間に接続されている
圧縮増幅器において、帰還枝路内に可変の増幅率を有す
る増幅器（ＳＣ）が整流器段（ＧＲ′）と圧縮増幅器の
出力端（Ｕ＿ａ′）との間に接続されており、整流器段
（ＧＲ′）にバイアス電圧発生のための回路（ＧＶ）が
対応付けられており、また低域通過フィルタ（ＴＰ′）
と整流器段（ＧＲ′）との間において加算点（Ｓ）に参
照電流源（ＲＩ）が接続されていることを特徴とする圧
縮増幅器。２）バイアス電圧発生のための回路（ＧＶ）が第１の形
式の第１の電界効果トランジスタ（Ｎ１）と第２の形式
の第１および第２の電界効果トランジスタ（Ｐ１、Ｐ２
）とを含んでおり、また第２の形式の第１の電界効果ト
ランジスタ（Ｐ１）のゲート端子と第１の形式の第１の
電界効果トランジスタ（Ｎ１）の第１の端子とが共通に
第１の基準点（Ｖ＿Ｓ＿Ｓ）に接続されており、第１の
形式の第１の電界効果トランジスタ（Ｎ１）の第２の端
子と第２の形式の第２の電界効果トランジスタ（Ｐ２）
の第１の端子とが共通に第２の形式の第２の電界効果ト
ランジスタ（Ｐ２）のゲート端子と第２の形式の第１の
電界効果トランジスタ（Ｐ１）の第１の入力端とに接続
されており、第２の形式の第２の電界効果トランジスタ
（Ｐ２）の第２の端子が第２の基準点（Ｖ＿Ｄ＿Ｄ）と
、また第２の形式の第１の電界効果トランジスタ（Ｐ１
）の第２の端子が整流器段（ＧＲ′）と接続されており
、参照電流源（ＲＩ）が第１の形式の第２の電界効果ト
ランジスタ（Ｎ２）と参照バイアス電圧回路（ＲＶＵ）
とを含んでおり、第１の形式の第２の電界効果トランジ
スタ（Ｎ２）の第１の入力端が第１の基準点（Ｖ＿Ｓ＿
Ｓ）と、また第１の形式の第２の電界効果トランジスタ
（Ｎ２）の第２の入力端が加算点（Ｓ）と接続されてお
り、第１の形式の第１の電界効果トランジスタ（Ｎ１）
のゲート端子と第１の形式の第２の電界効果トランジス
タ（Ｎ２）のゲート端子とが参照バイアス電圧回路（Ｒ
ＶＵ）と接続されていることを特徴とする請求項１記載
の圧縮増幅器。３）整流器段（ＧＲ′）が第２の形式の第３の電界効果
トランジスタ（Ｐ３）と第１のキャパシタンス（Ｃ１）
とを含んでおり、第１のキャパシタンス（Ｃ１）が可変
の増幅率を有する増幅器（ＳＣ）の出力端と第２の形式
の第３の電界効果トランジスタ（Ｐ３）のゲート端子と
の間で共通にバイアス電圧発生のための回路（ＧＶ）の
なかの第２の形式の第１の電界効果トランジスタ（Ｐ１
）の第２の端子と接続されており、第２の形式の第３の
電界効果トランジスタ（Ｐ３）の第１の端子が第２の基
準点（Ｖ＿Ｄ＿Ｄ）と、また第２の形式の第３の電界効
果トランジスタ（Ｐ３）の第２の端子が加算点（Ｓ）と
接続されていることを特徴とする請求項２記載の圧縮増
幅器。４）参照バイアス電圧回路（ＲＶＵ）が、前段に接続さ
れている分圧器を有する１つの別の２象限乗算器（ＺＭ
″）と、前記別の２象限乗算器（ＺＭ″）の出力端に接
続されている帰還枝路とを含んでおり、帰還枝路内に１
つの別の増幅器（ＳＣ′）と後段の帰還回路網（ＲＫ）
とが組み込まれており、帰還回路網（ＲＫ）の出力端が
前記別の２象限乗算器（ＺＭ″）に帰還されており、帰
還回路網（ＲＫ）が第１の形式の第３および第４の電界
効果トランジスタ（Ｎ３、Ｎ４）と第２の形式の第４お
よび第５の電界効果トランジスタ（Ｐ４、Ｐ５）とを含
んでおり、第１の形式の第３の電界効果トランジスタ（
Ｎ３）の第１の端子と第１の形式の第４の電界効果トラ
ンジスタ（Ｎ４）の第１の端子と第２の形式の第５の電
界効果トランジスタ（Ｐ５）のゲート端子とが第１の基
準点（Ｖ＿Ｓ＿Ｓ）と接続されており、第２の形式の第
５の電界効果トランジスタ（Ｐ５）の第１の端子が第２
の基準点（Ｖ＿Ｄ＿Ｄ）と、また第２の形式の第５の電
界効果トランジスタ（Ｐ５）の第２の端子が第２の形式
の第４の電界効果トランジスタ（Ｐ４）の第１の端子と
接続されており、第２の形式の第４の電界効果トランジ
スタ（Ｐ４）の第２の端子とそれぞれ第１の形式の第４
の電界効果トランジスタ（Ｎ４）の第２の端子およびゲ
ート端子とが第１の形式の第３の電界効果トランジスタ
（Ｎ３）のゲート端子と第１の形式の第１および第２の
電界効果トランジスタ（Ｎ１、Ｎ２）のゲート端子とに
接続されており、第１の形式の第３の電界効果トランジ
スタ（Ｎ３）の第２の端子が帰還回路網（ＲＫ）の出力
端を形成しており、また第２の形式の第４の電界効果ト
ランジスタ（Ｐ４）のゲート端子が可変の増幅率を有す
る前記別の増幅器（ＳＣ′）の出力端に接続されている
ことを特徴とする請求項２または３記載の圧縮増幅器。５）低域通過フィルタ（ＴＰ′）が第２のキャパシタン
ス（Ｃ２）と第１の形式の第５および第６の電界効果ト
ランジスタ（Ｎ５、Ｎ６）と第２の形式の第６および第
７の電界効果トランジスタ（Ｐ６、Ｐ７）とを含んでお
り、第２の形式の第６の電界効果トランジスタ（Ｐ６）
の第１の入力端と第２の形式の第７の電界効果トランジ
スタ（Ｐ７）の第１の入力端とが第２の基準点（Ｖ＿Ｄ
＿Ｄ）に接続されており、第１の形式の第５の電界効果
トランジスタ（Ｎ５）の第１の端子と第１の形式の第６
の電界効果トランジスタ（Ｎ６）の第１の端子とが第１
の基準点（Ｖ＿Ｓ＿Ｓ）に接続されており、第１の形式
の第５の電界効果トランジスタ（Ｎ５）のゲート端子と
第１の形式の第６の電界効果トランジスタ（Ｎ６）のゲ
ート端子とが共通に第２の形式の第６の電界効果トラン
ジスタ（Ｐ６）の第２の入力端と第１の形式の第６の電
界効果トランジスタ（Ｎ６）の第２の端子とに接続され
ており、第１の形式の第５の電界効果トランジスタ（Ｎ
５）の第２の端子が低域通過フィルタ（ＴＰ′）の出力
端を形成しており、また第２のキャパシタンス（Ｃ２）
が第１の基準点（Ｖ＿Ｓ＿Ｓ）と第２の形式の第７の電
界効果トランジスタ（Ｐ７）の第２の端子との間に接続
されており、第２の形式の第７の電界効果トランジスタ
（Ｐ７）の第２の端子が加算点（Ｓ）と第２の形式の第
６の電界効果トランジスタ（Ｐ６）のゲート端子と第２
の形式の第７の電界効果トランジスタ（Ｐ７）のゲート
端子とに接続されていることを特徴とする請求項１ない
し４の１つに記載の圧縮増幅器。６）２象限乗算器（ＺＭ″）と、整流器段（ＧＲ′）お
よびその後段の低域通過フィルタ（ＴＰ″）を含んでい
る帰還枝路とを有する圧縮増幅器であって、帰還枝路が
２象限乗算器（ＺＭ′）に帰還されており、また前段に
接続されている分圧器を有する２象限乗算器（ＺＭ′）
が圧縮増幅器の入力端（Ｕ＿ｅ″）と出力端（Ｕ＿ａ″
）との間に接続されている圧縮増幅器において、帰還枝
路内に可変の増幅率を有する増幅器（ＳＣ）が整流器段
（ＧＲ″）と圧縮増幅器の出力端（Ｕ＿ａ″）との間に
接続されており、整流器段（ＧＲ″）にバイアス電圧発
生のための回路（ＧＶ′）が対応付けられており、また
低域通過フィルタ（ＴＰ″）が電圧／電流変換器（Ｕ／
ＩＷ）を介して２象限乗算器（ＺＭ′）に帰還されてお
り、電圧／電流変換器（Ｕ／ＩＷ）に参照電圧源（ＲＵ
）が対応付けられていることを特徴とする圧縮増幅器。７）バイアス電圧発生のための回路（ＧＶ′）が第２の
形式の第１、第２、第３および第４の電界効果トランジ
スタ（Ｐ１′、Ｐ２′、Ｐ３′、Ｐ４′）と第１の形式
の第１および第２の電界効果トランジスタ（Ｎｉ′、Ｎ
２′）とを含んでおり、第２の形式の第１の電界効果ト
ランジスタ（Ｐ１′）のゲート端子と第１の形式の第１
の電界効果トランジスタ（Ｎ１′）の第１の端子とが共
通に第１の基準点（Ｖ＿Ｓ＿Ｓ）に接続されており、第
２の形式の第１の電界効果トランジスタ（Ｐ１′）の第
１の端子と第１の形式の第２の電界効果トランジスタ（
Ｎ２′）の第１の端子とが共通に第１の形式の第２の電
界効果トランジスタ（Ｎ２′）のゲート端子に接続され
ており、第１の形式の第２の電界効果トランジスタ（Ｎ
２′）の第２の端子と第１の形式の第１の電界効果トラ
ンジスタ（Ｎｉ′）の第２の端子とが共通に第２の形式
の第２の電界効果トランジスタ（Ｐ２′）の第１の端子
と第２の形式の第２の電界効果トランジスタ（Ｐ２′）
のゲート端子とに接続されており、第２の形式の第２の
電界効果トランジスタ（Ｐ２′）の第２の入力端が第２
の形式の第３の電界効果トランジスタ（Ｐ３′）の第１
の入力端と第２の形式の第３および第４の電界効果トラ
ンジスタ（Ｐ３′、Ｐ４′）のゲート端子とに接続され
ており、第１の形式の第２の電界効果トランジスタ（Ｎ
２′）の第１の端子が第２の形式の第４の電界効果トラ
ンジスタ（Ｐ４′）の第１の端子と接続されており、ま
た第２の形式の第３の電界効果トランジスタ（Ｐ３′）
の第２の端子と第２の形式の第４の電界効果トランジス
タ（Ｐ４′）の第２の端子とが第２の基準点（Ｖ＿Ｄ＿
Ｄ）と接続されており、また第２の形式の第１の電界効
果トランジスタ（Ｐ１′）の第２の端子が整流器段（Ｇ
Ｒ′）と接続されていることを特徴とする請求項６記載
の圧縮増幅器。８）整流器段（ＧＲ″）が第１の形式の第３の電界効果
トランジスタ（Ｎ３′）と第１のキャパシタンス（Ｃ１
′）とを含んでおり、第１のキャパシタンス（Ｃ１′）
が可変の増幅率を有する増幅器（ＳＣ）の出力端と、第
１の形式の第３の電界効果トランジスタ（Ｎ３′）のゲ
ート端子とバイアス電圧発生のための回路（ＧＶ′）の
なかの第２の形式の第１の電界効果トランジスタ（Ｐ１
′）の第２の端子との接続点との間に接続されており、
第１の形式の第３の電界効果トランジスタ（Ｎ３′）の
第１の端子が第２の基準点（Ｖ＿Ｄ＿Ｄ）と、また第１
の形式の第３の電界効果トランジスタ（Ｎ３′）の第２
の端子が低域通過フィルタ（ＴＰ″）と接続されている
ことを特徴とする請求項７記載の圧縮増幅器。９）低域通過フィルタ（ＴＰ″）が第２のキャパシタン
ス（Ｃ２′）と第１の形式の第４の電界効果トランジス
タ（Ｎ４′）とを含んでおり、第２のキャパシタンス（
Ｃ２′）の第１の端子と第１の形式の第４の電界効果ト
ランジスタ（Ｎ４′）の第１の端子とが共通に整流器段
（ＧＲ″）と接続されており、また第２のキャパシタン
ス（Ｃ２′）の第２の端子と第１の形式の第４の電界効
果トランジスタ（Ｎ４′）の第２の端子とが共通に第１
の基準点（Ｖ＿Ｓ＿Ｓ）と接続されており、また第２の
キャパシタンス（Ｃ２′）の第１の端子と第１の形式の
第４の電界効果トランジスタ（Ｎ４′）の第１の端子と
が共通に低域通過フィルタ（ＴＰ″）の出力端を形成し
ていることを特徴とする請求項６ないし８の１つに記載
の圧縮増幅器。１０）電圧／電流変換器（Ｕ／ＩＷ）が第１の形式の第
５、第６および第７の電界効果トランジスタ（Ｎ５′、
Ｎ６′、Ｎ７′）と第２の形式の第４、第５および第６
の電界効果トランジスタ（Ｐ４′、Ｐ５′、Ｐ６′）と
を含んでおり、第１の形式の第５の電界効果トランジス
タ（Ｎ５′）の第１の端子と第１の形式の第６の電界効
果トランジスタ（Ｎ６′）の第１の端子と第１の形式の
第７の電界効果トランジスタ（Ｎ７′）の第１の端子と
が共通に第１の基準点（Ｖ＿Ｓ＿Ｓ）と接続されており
、第２の形式の第４の電界効果トランジスタ（Ｐ４′）
の第１の端子と第２の形式の第５の電界効果トランジス
タ（Ｐ５′）の第１の端子とが第２の基準点（Ｖ＿Ｄ＿
Ｄ）と接続されており、第１の形式の第６の電界効果ト
ランジスタ（Ｎ６′）のゲート端子と第１の形式の第７
の電界効果トランジスタ（Ｎ７′）のゲート端子とが共
通に第１の形式の第７の電界効果トランジスタ（Ｎ７′
）の第２の端子と第２の形式の第４の電界効果トランジ
スタ（Ｐ４′）の第２の端子とに接続されており、第２
の形式の第４の電界効果トランジスタ（Ｐ４′）のゲー
ト端子と第２の形式の第５の電界効果トランジスタ（Ｐ
５′）のゲート端子とが共通に第２の形式の第５の電界
効果トランジスタ（Ｐ５′）の第２の端子と第２の形式
の第６の電界効果トランジスタ（Ｐ６′）の第１の入力
端とに接続されており、第２の形式の第６の電界効果ト
ランジスタ（Ｐ６′）の第２の端子が第１の形式の第５
の電界効果トランジスタ（Ｎ５′）の第２の端子と接続
されており、第２の形式の第６の電界効果トランジスタ
（Ｐ６′）のゲート端子が低域通過フィルタ（ＴＰ′）
と接続されており、また第１の形式の第６の電界効果ト
ランジスタ（Ｎ６′）の第２の端子が２象限乗算器（Ｚ
Ｍ′）に帰還されていることを特徴とする請求項６ない
し９の１つに記載の圧縮増幅器。１１）参照電圧源（ＲＵ）が前段に接続されている分圧
器を有する１つの別の２象限乗算器（ＺＭ″）とこの２
象限乗算器（ＺＭ″）の出力端に接続されている帰還枝
路とを含んでおり、帰還枝路内に１つの別の増幅器（Ｓ
Ｃ′）およびその後段の帰還回路網（ＲＫ′）が組み込
まれており、帰還回路網（ＲＫ′）の出力端が前記別の
２象限乗算器（ＺＭ″）に帰還されており、帰還回路網
（ＲＫ′）が第１の形式の第８、第９および第１０の電
界効果トランジスタ（Ｎ８′、Ｎ９′、Ｎ１０′）と第
２の形式の第７、第８、第９および第１０の電界効果ト
ランジスタ（Ｐ７′、Ｐ８′、Ｐ９′、Ｐ１０′）とを
含んでおり、第１の形式の第８の電界効果トランジスタ
（Ｎ８′）の第１の端子と第１の形式の第９の電界効果
トランジスタ（Ｎ９′）の第１の端子と第１の形式の第
１０の電界効果トランジスタ（Ｎ１０′）の第１の端子
と第２の形式の第１０の電界効果トランジスタ（Ｐ１０
′）のゲート端子とが共通に第１の基準点（Ｖ＿Ｓ＿Ｓ
）と接続されており、第１の形式の第８の電界効果トラ
ンジスタ（Ｎ８′）のゲート端子と第１の形式の第９の
電界効果トランジスタ（Ｎ９′）のゲート端子とが共通
に第１の形式の第９の電界効果トランジスタ（Ｎ９′）
の第２の端子と第２の形式の第７の電界効果トランジス
タ（Ｐ７′）の第１の端子とに接続されており、第２の
形式の第７の電界効果トランジスタ（Ｐ７′）の第２の
端子と第２の形式の第８の電界効果トランジスタ（Ｐ８
′）の第１の端子とが共通に第２の基準点（Ｖ＿Ｄ＿Ｄ
）と接続されており、第２の形式の第７の電界効果トラ
ンジスタ（Ｐ７′）のゲート端子と第２の形式の第８の
電界効果トランジスタ（Ｐ８′）のゲート端子とが共通
に第２の形式の第８の電界効果トランジスタ（Ｐ８′）
の第２の端子と第２の形式の第９の電界効果トランジス
タ（Ｐ９′）の第１の端子とに接続されており、第２の
形式の第９の電界効果トランジスタ（Ｐ９′）の第２の
端子が第２の形式の第１０の電界効果トランジスタ（Ｐ
１０′）の第１の端子と接続されており、また第２の形
式の第１０の電界効果トランジスタ（Ｐ１０′）の第２
の端子と第１の形式の第１０の電界効果トランジスタ（
Ｎ１０′）の第２の端子とが共通に第１の形式の第１０
の電界効果トランジスタ（Ｎ１０′）のゲート端子と接
続されており、第１の形式の第８の電界効果トランジス
タ（Ｎ８′）の第２の端子が帰還回路網（ＲＫ′）の出
力端を形成しており、第２の形式の第９の電界効果トラ
ンジスタ（Ｐ９′）のゲート端子が別の増幅器（ＳＣ′
）の出力端に接続されており第１の形式の第１０の電界
効果トランジスタ（Ｎ１０′）のゲート端子が第１の形
式の第１の電界効果トランジスタ（Ｎ１′）のゲート端
子と第１の形式の第４の電界効果トランジスタ（Ｎ４′
）のゲート端子と第１の形式の第５の電界効果トランジ
スタ（Ｎ５′）のゲート端子とに接続されていることを
特徴とする請求項１０記載の圧縮増幅器。１２）前段に接続されている分圧器を有する２象限乗算
器（ＺＭ′）と前段に接続されている分圧器を有する別
の２象限乗算器（ＺＭ″）とがそれぞれ第１のトランス
コンダクタンス増幅器（ＴＫ１）、第１、第２、第３お
よび第４の抵抗（Ｒ１、Ｒ２、Ｒ３、Ｒ４；Ｒ１、Ｒ２
′、Ｒ３、Ｒ４）を含んでおり、第１および第２の抵抗
（Ｒ１、Ｒ２、Ｒ１、Ｒ２′）が直列に接続されており
、また前段に接続されている分圧器を形成しており、２
象限乗算器（ＺＭ′）の分圧器の第１の端子が圧縮増幅
器の入力端（Ｕ＿ｅ′；Ｕ＿ｅ″）であり、また別の２
象限乗算器（ＺＭ″）の分圧器の第１の端子に参照電圧
（Ｕ＿Ｒ＿Ｅ＿Ｆ）が接続されており、また分圧器の第
２の端子が接地点（ＧＮＤ）と接続されており、第１の
トランスコンダクタンス増幅器（ＴＫ１）の第１の入力
端が第１および第２の抵抗（Ｒ１、Ｒ２、Ｒ１、Ｒ２′
）間の中間取出点と接続され、第１のトランスコンダク
タンス増幅器（ＴＫ１）の出力端が第３の抵抗（Ｒ３）
を介して第１のトランスコンダクタンス増幅器（ＴＫ１
）の第２の入力端と、また第４の抵抗（Ｒ４）を介して
接地点（ＧＮＤ）と接続されており、第１のトランスコ
ンダクタンス増幅器（ＴＫ１）の出力端が２象限乗算器
（ＺＭ′）および別の２象限乗算器（ＺＭ″）の出力端
を形成していることを特徴とする請求項４ないし１１の
１つに記載の圧縮増幅器。１３）別の２象限乗算器（ＺＭ″）の前段に接続されて
いる分圧器のなかの第２の抵抗（Ｒ２′）が２象限乗算
器（ＺＭ′）の前段に接続されている分圧器のなかの第
２の抵抗（Ｒ２）の半分の抵抗値を有することを特徴と
する請求項１２記載の圧縮増幅器。１４）別の増幅器（ＳＣ′）が第２のトランスコンダク
タンス増幅器（ＴＫ２）と第３、第４および第５のキャ
パシタンス（Ｃ３、Ｃ４、Ｃ５）と第１の形式の第１、
第２および第３のスイッチ（Ｓ１１、Ｓ１２、Ｓ１３）
と第２の形式の第１、第２および第３のスイッチ（Ｓ２
１、Ｓ２２、Ｓ２３）とを含んでおり、第３のキャパシ
タンス（Ｃ３）が第４のキャパシタンスのキャパシタン
ス値の２倍のキャパシタンス値を有し、第１の形式の第
１のスイッチ（Ｓ１１）が第２の形式の第１のスイッチ
（Ｓ２１）と直列に別の２象限乗算器（ＺＭ″）の出力
端と接地点（ＧＮＤ）との間に接続されており、その際
に接地点（ＧＮＤ）が第２の形式の第１のスイッチ（Ｓ
２１）と接続されており、第１の形式の第２のスイッチ
（Ｓ１２）が第２の形式の第２のスイッチ（Ｓ２２）と
直列に接地点（ＧＮＤ）と第２のトランスコンダクタン
ス増幅器（ＴＫ２）の第１の入力端との間に接続されて
おり、接地点（ＧＮＤ）が第１の形式の第２のスイッチ
（Ｓ１２）と接続されており、第１の形式の第３のスイ
ッチ（Ｓ１３）と第２の形式の第３のスイッチ（Ｓ２３
）とが接地点（ＧＮＤ）と参照電圧源（Ｕ＿Ｒ＿Ｅ＿Ｆ
）との間に接続されており、接地点（ＧＮＤ）が第１の
形式の第３のスイッチ（Ｓ１３）と接続されており、第
３のキャパシタンス（Ｃ３）が第１の形式の第１のスイ
ッチ（Ｓ１１）と第２の形式の第１のスイッチ（Ｓ２１
）との間の中間端子および第１の形式の第２のスイッチ
（Ｓ１２）と第２の形式の第２のスイッチ（Ｓ２２）と
の間の中間端子に接続されており、第４のキャパシタン
ス（Ｃ４）が第１の形式の第３のスイッチ（Ｓ１３）と
第２の形式の第３のスイッチ（Ｓ２３）との間の中間端
子と第１の形式の第２のスイッチ（Ｓ１２）と第２の形
式の第２のスイッチ（Ｓ２２）との間の中間端子に接続
されており、第２のトランスコンダクタンス増幅器（Ｔ
Ｋ２）の出力端が別の増幅器（ＳＣ′）の出力端を形成
しており、また第５のキャパシタンス（Ｃ５）を介して
第２のトランスコンダクタンス増幅器（ＴＫ２）の第１
の入力端に帰還されており、第２のトランスコンダクタ
ンス増幅器（ＴＫ２）の第２の入力端が接地点（ＧＮＤ
）と接続されていることを特徴とする請求項４ないし１
３の１つに記載の圧縮増幅器。１５）２象限乗算器（ＺＭ′）と圧縮増幅器の出力端（
Ｕｅ′；Ｕ＿ａ″）との間に分離増幅器（ＴＶ）が接続
されており、分離増幅器（ＴＶ）が第３のトランスコン
ダクタンス増幅器（ＴＫ３）と第６、第７および第８の
キャパシタンス（Ｃ６、Ｃ７、Ｃ８）と第１の形式の第
４、第５および第６のスイッチ（Ｓ１４、Ｓ１５、Ｓ１
６）と第２の形式の第４、第５および第６のスイッチ（
Ｓ２４、Ｓ２５、Ｓ２６）とを含んでおり、第１の形式
の第４のスイッチ（Ｓ１４）が２象限乗算器（ＺＭ′）
と第６のキャパシタンス（Ｃ６）の第１の端子との間に
接続されており、第６のキャパシタンス（Ｃ６）の第１
の端子と接地点（ＧＮＤ）との間に第２の形式の第４の
スイッチ（Ｓ２４）が接続されており、第６のキャパシ
タンス（Ｃ６）の第２の端子が第３のトランスコンダク
タンス増幅器（ＴＫ３）の第１の端子と接続されており
、また互いに直列に接続されている第１の形式の第５の
スイッチ（Ｓ１５）および第２の形式の第５のスイッチ
（Ｓ２５）が第６のキャパシタンス（Ｃ６）の第２の端
子と接地点（ＧＮＤ）との間に接続されており、第２の
形式の第５のスイッチ（Ｓ２５）が接地点（ＧＮＤ）と
接続されており、分離増幅器（ＴＶ）の一方の出力端を
形成している第３のトランスコンダクタンス増幅器（Ｔ
Ｋ３）の出力端が第７のキャパシタンス（Ｃ７）を介し
て第１の形式の第５のスイッチ（Ｓ１５）と第２の形式
の第５のスイッチ（Ｓ２５）との間の中間接続点に帰還
されており、第１の形式の第６のスイッチ（Ｓ１６）と
第２の形式の第６のスイッチ（Ｓ２６）とが直列に接地
点（ＧＮＤ）と第３のトランスコンダクタンス増幅器（
ＴＫ３）の出力端との間に接続されており、第１の形式
の第６のスイッチ（Ｓ１６）が接地点（ＧＮＤ）と接続
されており、また第８のキャパシタンス（Ｃ８）の第１
の端子が第１の形式の第６のスイッチ（Ｓ１６）と第２
の形式の第６のスイッチ（Ｓ２６）との間の中間接続点
に接続されており、また第８のキャパシタンス（Ｃ８）
の第２の端子が第３のトランスコンダクタンス増幅器（
ＴＫ３）の第１の入力端に接続されており、また第３の
トランスコンダクタンス増幅器（ＴＫ３）の第２の入力
端が接地点（ＧＮＤ）と接続されていることを特徴とす
る請求項１ないし１４の１つに記載の圧縮増幅器。１６）可変の増幅率を有する増幅器（ＳＣ）が“スイッ
チド・キャパシタ”増幅器であり、第１の形式の第７、
第８および第９のスイッチ（Ｓ１７、Ｓ１８、Ｓ１９）
、第２の形式の第７、第８および第９のスイッチ（Ｓ２
７、Ｓ２８、Ｓ２９）および第３の形式の第１、第２、
第３および第４のスイッチ（Ｓ３１、Ｓ３２、Ｓ３３、
Ｓ３４）、第９、第１０、第１１、第１２、第１３、第
１４のキャパシタンス（Ｃ９、Ｃ１０、Ｃ１１、Ｃ１２
、Ｃ１３、Ｃ１４）および第４のトランスコンダクタン
ス増幅器（ＴＫ４）を含んでおり、第４のトランスコン
ダクタンス増幅器（ＴＫ４）の第１の入力端と可変の増
幅率を有する増幅器（ＳＣ）の入力端との間に１つの並
列キャパシタンス回路網および第２の形式の第７のスイ
ッチ（Ｓ２７）が直列に配置されており、並列キャパシ
タンス回路網と第２の形式の第７のスイッチ（Ｓ２７）
との間の中間接続点と接地点（ＧＮＤ）との間に第１の
形式の第７のスイッチ（Ｓ１７）が配置されており、並
列キャパシタンス回路網が第９のキャパシタンス（Ｃ９
）と第３の形式の第１のスイッチ（Ｓ３１）との直列回
路と、第１０のキャパシタンス（Ｃ１０）と第３の形式
の第２のスイッチ（Ｓ３２）との直列回路と、第１１の
キャパシタンス（Ｃ１１）と第３の形式の第３のスイッ
チ（Ｓ３３）との直列回路と、第１２のキャパシタンス
（Ｃ１２）と第３の形式の第４のスイッチ（Ｓ３４）と
の直列回路とを並列に含んでおり、同時に可変増幅率の
増幅器（ＳＣ）の出力端を形成している第４のトランス
コンダクタンス増幅器（ＴＫ４）の出力端が第１３のキ
ャパシタンス（Ｃ１３）および第２の形式の第８のスイ
ッチ（Ｓ２８）を直列に介して、また第１の形式の第９
のスイッチ（Ｓ１９）および第１４のキャパシタンス（
Ｃ１４）を直列に介して第４のトランスコンダクタンス
増幅器（ＴＫ４）の第１の入力端に帰還されており、第
４のトランスコンダクタンス増幅器（ＴＫ４）の第２の
入力端が接地点（ＧＮＤ）と接続されており、第１の形
式の第８のスイッチ（Ｓ１８）が接地点（ＧＮＤ）と、
第２の形式の第８のスイッチ（Ｓ２８）と第１３のキャ
パシタンス（Ｃ１３）との間の中間接続点との間に接続
されており、第２の形式の第９のスイッチ（Ｓ２９）が
接地点（ＧＮＤ）と、第１の形式の第９のスイッチ（Ｓ
１９）と第１４のキャパシタンス（Ｃ１４）との間の中
間接続点との間に配置されていることを特徴とする請求
項１ないし１５の１つに記載の圧縮増幅器。１７）第１の形式のスイッチおよび第２の形式のスイッ
チがトランスミッションゲートであり、また１つの２相
クロックにより駆動され、また第３の形式のスイッチが
プログラミング可能なオン／オフスイッチとして実現さ
れていることを特徴とする請求項１４ないし１６の１つ
に記載の圧縮増幅器。１８）第１の形式の電界効果トランジスタがｎチャネル
電界効果トランジスタであり、第２の形式の電界効果ト
ランジスタがｐチャネル電界効果トランジスタであり、
また第１の基準点が負の供給電圧と接続されており、第
２の基準点が正の供給電圧と接続されていることを特徴
とする請求項１ないし１７の１つに記載の圧縮増幅器。１９）第１の形式の電界効果トランジスタがｐチャネル
電界効果トランジスタであり、第２の形式の電界効果ト
ランジスタがｎチャネル電界効果トランジスタであり、
また第１の基準点が正の供給電圧と接続されており、第
２の基準点が負の供給電圧と接続されていることを特徴
とする請求項１ないし１７の１つに記載の圧縮増幅器。２０）圧縮増幅器がＣＭＯＳテクノロジーで構成されて
いることを特徴とする請求項１ないし１９の１つに記載
の圧縮増幅器。