JPH02151775A - 自動トリガ装置 - Google Patents
自動トリガ装置Info
- Publication number
- JPH02151775A JPH02151775A JP30580888A JP30580888A JPH02151775A JP H02151775 A JPH02151775 A JP H02151775A JP 30580888 A JP30580888 A JP 30580888A JP 30580888 A JP30580888 A JP 30580888A JP H02151775 A JPH02151775 A JP H02151775A
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- Japan
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- data
- decrease
- trigger
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、アナログ入力信号のレベル変動とは無関係に
常にアナログ入力信号の同一時点でトリガ信号が得られ
る自動トリガ装置の改良に関するものである。
常にアナログ入力信号の同一時点でトリガ信号が得られ
る自動トリガ装置の改良に関するものである。
〈従来の技術〉
オシロスコープなどの波形測定装置で測定開始点を設定
するのにあたって、アナログ入力信号に同期したトリ力
信号を得る必要がある。そこで、例えばポテンショメー
タにより所望のトリガレベルを設定し、アナログ入力信
号がこのトリガレベルを超えた場合にトリガパルスを発
生させるように構成されたものがある。
するのにあたって、アナログ入力信号に同期したトリ力
信号を得る必要がある。そこで、例えばポテンショメー
タにより所望のトリガレベルを設定し、アナログ入力信
号がこのトリガレベルを超えた場合にトリガパルスを発
生させるように構成されたものがある。
ところが、このような回路では、アナログ入力信号の振
幅が設定されているトリガレベル以下になるとトリガ信
号が発生しないことになり、常にトリガ信号を必要とす
る場合には好ましくない。
幅が設定されているトリガレベル以下になるとトリガ信
号が発生しないことになり、常にトリガ信号を必要とす
る場合には好ましくない。
そこで、このような欠点を解決するために、例えば特公
昭６０−１８０１３号公報に開示されているように、ア
ナログ入力信号の振幅に応じてトリガレベルを電子的に
制御し、アナログ入力信号の振幅にかかわりなく常にト
リ力信号か得られるようにした回路が提案されている。
昭６０−１８０１３号公報に開示されているように、ア
ナログ入力信号の振幅に応じてトリガレベルを電子的に
制御し、アナログ入力信号の振幅にかかわりなく常にト
リ力信号か得られるようにした回路が提案されている。
〈発明が解決しようとする課題〉
しかし、この公報に開示されている回路は、基本的には
アナログ回路で構成された−のであり、ダイオードの電
圧降下やＲＣ回路の遅延などの影響を受けることから、
一定値以下のアナログ入力信号やピーク値近傍ではトリ
力信号を得ることは困難である。
アナログ回路で構成された−のであり、ダイオードの電
圧降下やＲＣ回路の遅延などの影響を受けることから、
一定値以下のアナログ入力信号やピーク値近傍ではトリ
力信号を得ることは困難である。
そして、これらの不都合を解決するためには種々の複雑
な回路が必要であり、回路全体の簡単化や小型化には不
利である。
な回路が必要であり、回路全体の簡単化や小型化には不
利である。
本発明は、このような点に着目したものであり、その目
的は、アナログ入力信号のレベルが変動した場合にも、
常にアナログ入力信号の同一時点で正確なトリガ信号が
得られる自動トリガ装置を提供することにある。
的は、アナログ入力信号のレベルが変動した場合にも、
常にアナログ入力信号の同一時点で正確なトリガ信号が
得られる自動トリガ装置を提供することにある。
く課題を解決するための手段〉
本発明の自動トリガ装置は、
アナログ入力信号をデジタル信号に変換するＡ／Ｉ）変
換器と、 このＡ／Ｄ変換器から出力されるデジタル信号からピー
ク値を検出するピーク検出回路と、このピーク検出回路
で検出されたピーク値に基づいてトリガレベルを設定す
るトリガレベル設定回路と、 このトリガレベル設定回路で設定されたトリガレベルデ
ータをアナログ信号に変換するＤ／Ａ変換器と、 このＤ／Ａ変換器から出力されるトリガレベル信号と前
記アナログ入力信号とを比較してトリ力パルスを発生す
るトリガパルス発生回路、を設けたことを特徴とする。
換器と、 このＡ／Ｄ変換器から出力されるデジタル信号からピー
ク値を検出するピーク検出回路と、このピーク検出回路
で検出されたピーク値に基づいてトリガレベルを設定す
るトリガレベル設定回路と、 このトリガレベル設定回路で設定されたトリガレベルデ
ータをアナログ信号に変換するＤ／Ａ変換器と、 このＤ／Ａ変換器から出力されるトリガレベル信号と前
記アナログ入力信号とを比較してトリ力パルスを発生す
るトリガパルス発生回路、を設けたことを特徴とする。
く作用〉
本発明における自動トリガ装置は、基本的にデジタル処
理を行うので、従来のアナログ回路構成に起因する種々
の不都合を解消できる。
理を行うので、従来のアナログ回路構成に起因する種々
の不都合を解消できる。
〈実施例〉
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である０
図において、１はアナログ入力信号Ａ ｉｎをデジタル
信号りに変換するＡ／Ｄ変換器であり、このＡ／Ｄ変換
器１から出力されるデジタル信号りはピーク値を検出す
るピーク検出回路２に入力されている。３はピーク検出
回路２で検出されたビークデータＰＤに基づいてトリガ
レベルを設定するトリガレベル設定回路である。４はト
リガレベル設定回路３で設定されたトリガレベルデータ
ＴＤをアナログ信号ＡＴに変換するＤ／Ａ変換器であり
、その出力信号ＡＴはトリガパルス発生回路５に入力さ
れている。トリガパルス発生回１ｐ６５は、Ｄ／Ａ変換
器４から出力されるトリガレベル信号ＡＴと前記アナロ
グ入力信号Ａ ｊｒＬとを比較してトリガパルス′ｒＰ
を発生する。６は各部の動作タイミングを制御するタイ
ミング制ｍ回路であり、Ａ／Ｄ変換器１には変換タイミ
ングを制御する制御信号Ｓ１を出力し、ピーク検出回路
２には回路を動作させるための制御信号Ｓ２を出力し、
トリガレベル設定回路３にはピーク検出回路２から出力
されるビークデータＰＤを読み込むためのタイミング信
号Ｓ３を出力する。
図において、１はアナログ入力信号Ａ ｉｎをデジタル
信号りに変換するＡ／Ｄ変換器であり、このＡ／Ｄ変換
器１から出力されるデジタル信号りはピーク値を検出す
るピーク検出回路２に入力されている。３はピーク検出
回路２で検出されたビークデータＰＤに基づいてトリガ
レベルを設定するトリガレベル設定回路である。４はト
リガレベル設定回路３で設定されたトリガレベルデータ
ＴＤをアナログ信号ＡＴに変換するＤ／Ａ変換器であり
、その出力信号ＡＴはトリガパルス発生回路５に入力さ
れている。トリガパルス発生回１ｐ６５は、Ｄ／Ａ変換
器４から出力されるトリガレベル信号ＡＴと前記アナロ
グ入力信号Ａ ｊｒＬとを比較してトリガパルス′ｒＰ
を発生する。６は各部の動作タイミングを制御するタイ
ミング制ｍ回路であり、Ａ／Ｄ変換器１には変換タイミ
ングを制御する制御信号Ｓ１を出力し、ピーク検出回路
２には回路を動作させるための制御信号Ｓ２を出力し、
トリガレベル設定回路３にはピーク検出回路２から出力
されるビークデータＰＤを読み込むためのタイミング信
号Ｓ３を出力する。
このように構成された装置の主要部であるピーク検出回
路２の動作を説明する。
路２の動作を説明する。
本発明では、Ａ／Ｄ変換器１から出力されるデジタル信
号りが増加から減少に転じる点を極大値とし、減少から
増加に転じる点を極小値とする。
号りが増加から減少に転じる点を極大値とし、減少から
増加に転じる点を極小値とする。
現在のデジタル信号Ｄ１と１サンプル前のデジタル信号
Ｄπ−１を比較して、 ＤＴＬ＞ＤＴＬ−１→Ｑｕ＝１（増加）Ｄｖｒ＜Ｄｕ−
＋→Ｑｕ＝Ｏ（減少） Ｄｕ：ＤＴＬ−１″Ｑｕ＝Ｑｕ−＋ ・・・（１） とする、ここで、Ｑｌは増加、減少を示すフラグである
。
Ｄπ−１を比較して、 ＤＴＬ＞ＤＴＬ−１→Ｑｕ＝１（増加）Ｄｖｒ＜Ｄｕ−
＋→Ｑｕ＝Ｏ（減少） Ｄｕ：ＤＴＬ−１″Ｑｕ＝Ｑｕ−＋ ・・・（１） とする、ここで、Ｑｌは増加、減少を示すフラグである
。
そして、ＱｌとＱｌ−１を比較し、
ＱＴＬ −＋ ＝ １ 、 Ｑｕ ＝Ｏ・・・Ｉ）ｉｔ
−１−＋極大値Ｑπ−＋ ＝Ｏ，Ｑπ＝１・・・Ｄπ−
１→極小値・・・（２） とする。
−１−＋極大値Ｑπ−＋ ＝Ｏ，Ｑπ＝１・・・Ｄπ−
１→極小値・・・（２） とする。
ところが、実際のアナログ入力信号は第２図に示すよう
にアナログ入力信号そのものに重畳されているアナログ
性雑音やデジタル化による量子化雑音などの雑音に富む
ことから、（１）式によれば本来検出すべきでない極値
を極大値あるいは極小値として検出してしまうことがあ
る。すなわち、第２図において、２番目のデータＤ２と
３番目のデータＤ３を比較するとＤ ２ ＜ １） ３
になって３番目のデータＤ３と４番目のデータＤ４を比
較するとり、＞Ｄ４になることから３番目のデータＤ３
は極大値と判断され、さらに、４番目のデータＤ４と５
番目のデータＤ５を比較するとＤ４＜Ｄ、になることか
ら４番目のデータＤｄは極小値と判断されることになる
。しかし、これら３番目のブタＤ：Ｉは本来検出すべき
真の極大値ではなく、４番目のデータＤ４は本来検出す
べき真の極小値ではない。
にアナログ入力信号そのものに重畳されているアナログ
性雑音やデジタル化による量子化雑音などの雑音に富む
ことから、（１）式によれば本来検出すべきでない極値
を極大値あるいは極小値として検出してしまうことがあ
る。すなわち、第２図において、２番目のデータＤ２と
３番目のデータＤ３を比較するとＤ ２ ＜ １） ３
になって３番目のデータＤ３と４番目のデータＤ４を比
較するとり、＞Ｄ４になることから３番目のデータＤ３
は極大値と判断され、さらに、４番目のデータＤ４と５
番目のデータＤ５を比較するとＤ４＜Ｄ、になることか
ら４番目のデータＤｄは極小値と判断されることになる
。しかし、これら３番目のブタＤ：Ｉは本来検出すべき
真の極大値ではなく、４番目のデータＤ４は本来検出す
べき真の極小値ではない。
このような不都合は、現在のデータと１サンプル前のデ
ータとのレベル差がある閾値Ｔを超えない場合には現在
のデータは変化がなかったものと判断して次のデータを
比較することにより改善できる。すなわち、 ０π〉Ｄπ−１づ→Ｑｕｌ（増加） Ｄ１→ＤＴＬ＋１．Ｄπ−１→ＤＴＬ ＤＴＬ＜Ｄπ−、−Ｔ→Ｑ１＝Ｏ（減少）Ｄ１″Ｄ Ｔ
Ｌ ＋Ｉ ＋ ＤＴＬ −１″Ｄ１Ｄ １−、−Ｔ≦
０１ ≦０ π −１＋Ｔ→Ｑ ７Ｌ＝ｏＴ１−
。
ータとのレベル差がある閾値Ｔを超えない場合には現在
のデータは変化がなかったものと判断して次のデータを
比較することにより改善できる。すなわち、 ０π〉Ｄπ−１づ→Ｑｕｌ（増加） Ｄ１→ＤＴＬ＋１．Ｄπ−１→ＤＴＬ ＤＴＬ＜Ｄπ−、−Ｔ→Ｑ１＝Ｏ（減少）Ｄ１″Ｄ Ｔ
Ｌ ＋Ｉ ＋ ＤＴＬ −１″Ｄ１Ｄ １−、−Ｔ≦
０１ ≦０ π −１＋Ｔ→Ｑ ７Ｌ＝ｏＴ１−
。
Ｄπ→ＤＴＬ ＋ ｊ ＋ Ｄπ−１→Ｄ１−１・・・
（３） とする。
（３） とする。
この（３）式に基づいて第２図を処理する場合を説明す
る。１番目のデータＤ、と２番目のデータＤ２の差は閾
値Ｔ内なので、１番目のデータＤ１と３番目のデータＤ
３を比較する。同様に、３番目のデータＤ３と４番目の
データＤ４の差は閾値−］゛内なので３番目のデータＤ
３と５番目のデータＤ５を比較し、５番目のデータＤ５
と６番目のデータＤ６の差は閾値−Ｔ内なので５番目の
データＤ、と７番目のデータＤ７を比較する。
る。１番目のデータＤ、と２番目のデータＤ２の差は閾
値Ｔ内なので、１番目のデータＤ１と３番目のデータＤ
３を比較する。同様に、３番目のデータＤ３と４番目の
データＤ４の差は閾値−］゛内なので３番目のデータＤ
３と５番目のデータＤ５を比較し、５番目のデータＤ５
と６番目のデータＤ６の差は閾値−Ｔ内なので５番目の
データＤ、と７番目のデータＤ７を比較する。
この結果、５番目のデータＤ５が極大値として判断され
ることになる。なお、このような閾値′ｒは、例えばＡ
／Ｄ変換器１として８ビツト出力のものを用いる場合に
は下位２ビット程度に設定すればよい。
ることになる。なお、このような閾値′ｒは、例えばＡ
／Ｄ変換器１として８ビツト出力のものを用いる場合に
は下位２ビット程度に設定すればよい。
第３図は、このように動作するビーク検出回路２の具体
例を示すブロツク図である。Ａ／Ｄ変換器１の出力デー
タＤはＡ／Ｄ変換動作に同期したクロック信号φに従っ
て現在データＤ１として第１のＤ形フリップフロップ群
７にラッチされる。
例を示すブロツク図である。Ａ／Ｄ変換器１の出力デー
タＤはＡ／Ｄ変換動作に同期したクロック信号φに従っ
て現在データＤ１として第１のＤ形フリップフロップ群
７にラッチされる。
この第１のＤ形フリップフロップ群７にラッチされた現
在データＤπは１サンプル前のデータＤπ−１をラッチ
する第２のＤ形フリップフロップ群８に入力されるとと
もに増減判別回路９の一方の入力端子に入力されている
。第２のＤ形フリップフロップ群８にラッチされた１サ
ンプル前のブタＤｕ−１は、増減判別回路９の他方の入
力端子に入力されるとともに極大値データをラッチする
Ｄ形フリップフロップ１０および極小値データをラッチ
するＤ形フリップフロップ１１に入力されている。増減
判別回路９の増加フラグ出力データはＤ形フリップフロ
ンプ１２に入力されるとともにオアゲート１３の一方の
入力端子およびアンドゲート１４の一方の入力端子に入
力され、減少フラグ出力データはＤ形フリップフロップ
１５に入力されるとともにオアゲート１３の他方の入力
端子およびアンドゲート１６の一方の入力端子に入力さ
れている。Ｄ形フリップフロップ１２の出力データはア
ンドゲート１６の他方の入力端子に人力され、Ｄ形フリ
ップフロップ１５の出力データはアンドゲート１４の他
方の入力端子に入力されている。オアゲート１３の出力
データは第２のＤ形フリップフロップ群８のクロック端
子に入力され、アンドゲート１４の出力データはＤ形フ
リップフロップ１１のクロック端子に入力されるととも
にオアゲート１７の一方の入力端子に入力され、アンド
ゲート１６の出力データはＤ形フリップフロップ１０の
タロツク端子に入力されるとともにオアゲート１７の他
方の入力端子に入力され、オアゲート１７の出力データ
はＤ形フリッグフロップ１２，１５の各タロツク端子に
入力されている。
在データＤπは１サンプル前のデータＤπ−１をラッチ
する第２のＤ形フリップフロップ群８に入力されるとと
もに増減判別回路９の一方の入力端子に入力されている
。第２のＤ形フリップフロップ群８にラッチされた１サ
ンプル前のブタＤｕ−１は、増減判別回路９の他方の入
力端子に入力されるとともに極大値データをラッチする
Ｄ形フリップフロップ１０および極小値データをラッチ
するＤ形フリップフロップ１１に入力されている。増減
判別回路９の増加フラグ出力データはＤ形フリップフロ
ンプ１２に入力されるとともにオアゲート１３の一方の
入力端子およびアンドゲート１４の一方の入力端子に入
力され、減少フラグ出力データはＤ形フリップフロップ
１５に入力されるとともにオアゲート１３の他方の入力
端子およびアンドゲート１６の一方の入力端子に入力さ
れている。Ｄ形フリップフロップ１２の出力データはア
ンドゲート１６の他方の入力端子に人力され、Ｄ形フリ
ップフロップ１５の出力データはアンドゲート１４の他
方の入力端子に入力されている。オアゲート１３の出力
データは第２のＤ形フリップフロップ群８のクロック端
子に入力され、アンドゲート１４の出力データはＤ形フ
リップフロップ１１のクロック端子に入力されるととも
にオアゲート１７の一方の入力端子に入力され、アンド
ゲート１６の出力データはＤ形フリップフロップ１０の
タロツク端子に入力されるとともにオアゲート１７の他
方の入力端子に入力され、オアゲート１７の出力データ
はＤ形フリッグフロップ１２，１５の各タロツク端子に
入力されている。
このような構成において、アンドゲート１４から増減判
別回路３の増加フラグ出力データとＤ形フリップフロッ
プ１５にラッチされている減少フラグ出力データの論理
積出力データが減少から増加に変化することにより極小
フラグとしてＤ形フリップフロップ１１に出力され、そ
の時点で第２のＤ形フリップフロップ群８にラッチされ
ているデジタル信号Ｄπ−１が極小値としてＤ形フリッ
プフロヅプ１１にラッチされる。一方、アンドゲート１
６から増減判別回路３の減少フラグ出力データとＤ形フ
リップフロップ１２にラッチされている増加フラグ出力
データの論理積出力データか増加から減少に変化するこ
とにより極大フラグとしてＤ形フリップフロップ１０に
出力され、その時点で第２のＤ形フリップフロップ群８
にラッチされているデジタル信号Ｄ１−１が極大値とし
てＤ形フリップフロップ１０にラッチされる。
別回路３の増加フラグ出力データとＤ形フリップフロッ
プ１５にラッチされている減少フラグ出力データの論理
積出力データが減少から増加に変化することにより極小
フラグとしてＤ形フリップフロップ１１に出力され、そ
の時点で第２のＤ形フリップフロップ群８にラッチされ
ているデジタル信号Ｄπ−１が極小値としてＤ形フリッ
プフロヅプ１１にラッチされる。一方、アンドゲート１
６から増減判別回路３の減少フラグ出力データとＤ形フ
リップフロップ１２にラッチされている増加フラグ出力
データの論理積出力データか増加から減少に変化するこ
とにより極大フラグとしてＤ形フリップフロップ１０に
出力され、その時点で第２のＤ形フリップフロップ群８
にラッチされているデジタル信号Ｄ１−１が極大値とし
てＤ形フリップフロップ１０にラッチされる。
なお、第２のＤ形フリップフロップ群８にラッチされて
いるデジタル信号Ｄπ−１は増大、減少の変化か起きた
場合にのみ更新され、増大フラグ出力データおよび減少
フラグ出力データは極大値および極小値を検出した場合
にのみ更新される。
いるデジタル信号Ｄπ−１は増大、減少の変化か起きた
場合にのみ更新され、増大フラグ出力データおよび減少
フラグ出力データは極大値および極小値を検出した場合
にのみ更新される。
上記実施例では、ピーク値検出にあたって、アナログ入
力信号の繰返し周期に比べて充分速い周期を有する雑音
の影響を除去するために閾値′ｒを持たせる例を示した
が、実質的にはアナログ入力信号の繰返し周期に比べて
充分遅い周期を有する振幅や直流レベルの変動に応じて
トリガレベルも変化させて常にアナログ入力信号の同一
時点で安定にトリ力がかかればよい、従って、前述のよ
うな雑音の影響を除去するのにあたっては、閾値Ｔを持
たせる代りにアナログ・入力信号のトリガレベルの更新
周期′ｒＲを第４図に示すようにさらに小区間ｔ、に分
割し、これら各小区間ｔｊにおけるピーク値の更新周期
における平均値を用いるようにしてもよい、具体的には
、第１図のトリガレベル設定回路３でピーク検出回路２
の出力データを適当な間隔１（でＮ個すンプリングし、
これらＮ個のサンプリングデータの平均を区間Ｔ’Ｒの
ピーク値として新たにトリガレベルを算出設定すればよ
い。
力信号の繰返し周期に比べて充分速い周期を有する雑音
の影響を除去するために閾値′ｒを持たせる例を示した
が、実質的にはアナログ入力信号の繰返し周期に比べて
充分遅い周期を有する振幅や直流レベルの変動に応じて
トリガレベルも変化させて常にアナログ入力信号の同一
時点で安定にトリ力がかかればよい、従って、前述のよ
うな雑音の影響を除去するのにあたっては、閾値Ｔを持
たせる代りにアナログ・入力信号のトリガレベルの更新
周期′ｒＲを第４図に示すようにさらに小区間ｔ、に分
割し、これら各小区間ｔｊにおけるピーク値の更新周期
における平均値を用いるようにしてもよい、具体的には
、第１図のトリガレベル設定回路３でピーク検出回路２
の出力データを適当な間隔１（でＮ個すンプリングし、
これらＮ個のサンプリングデータの平均を区間Ｔ’Ｒの
ピーク値として新たにトリガレベルを算出設定すればよ
い。
〈発明の効果〉
以上説明したように、本発明によれば、比較的簡単な構
成で、アナログ入力信号のレベルが変動した場合にも、
常にアナログ入力信号の同一時点で正確なトリガ信号が
得られる自動トリガ装置が実現でき、各種の波形測定装
置の自動トリガ回路として実用上の効果は大きい。
成で、アナログ入力信号のレベルが変動した場合にも、
常にアナログ入力信号の同一時点で正確なトリガ信号が
得られる自動トリガ装置が実現でき、各種の波形測定装
置の自動トリガ回路として実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明する波形図、第３図は第１図におけ
るピーク検出回路の具体例を示すブロック図、第４図は
本発明の他の実施例の動作説明図である。 １・・・Ａ／Ｄ変換器、２・・・ピーク検出回路、３・
・・トリガレベル設定回路、４・・・Ｄ／Ａ変換器、５
・・・第１図 第２図
第１図の動作を説明する波形図、第３図は第１図におけ
るピーク検出回路の具体例を示すブロック図、第４図は
本発明の他の実施例の動作説明図である。 １・・・Ａ／Ｄ変換器、２・・・ピーク検出回路、３・
・・トリガレベル設定回路、４・・・Ｄ／Ａ変換器、５
・・・第１図 第２図
Claims (1)
- 【特許請求の範囲】 アナログ入力信号をデジタル信号に変換するＡ／Ｄ変換
器と、 このＡ／Ｄ変換器から出力されるデジタル信号からピー
ク値を検出するピーク検出回路と、このピーク検出回路
で検出されたピーク値に基づいてトリガレベルを設定す
るトリガレベル設定回路と、 このトリガレベル設定回路で設定されたトリガレベルデ
ータをアナログ信号に変換するＤ／Ａ変換器と、 このＤ／Ａ変換器から出力されるトリガレベル信号と前
記アナログ入力信号とを比較してトリガパルスを発生す
るトリガパルス発生回路、 を設けたことを特徴とする自動トリガ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30580888A JPH02151775A (ja) | 1988-12-02 | 1988-12-02 | 自動トリガ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30580888A JPH02151775A (ja) | 1988-12-02 | 1988-12-02 | 自動トリガ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02151775A true JPH02151775A (ja) | 1990-06-11 |
Family
ID=17949613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30580888A Pending JPH02151775A (ja) | 1988-12-02 | 1988-12-02 | 自動トリガ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02151775A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012137433A (ja) * | 2010-12-27 | 2012-07-19 | Hioki Ee Corp | 電気測定器及び電気測定器における測定結果のデジタル表示方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143079A (en) * | 1976-05-20 | 1977-11-29 | Tektronix Inc | Automatic trigger level control circuit |
| JPS54126442A (en) * | 1978-03-07 | 1979-10-01 | Hughes Aircraft Co | Method of and device for sampling data |
| JPS5847661A (ja) * | 1981-09-17 | 1983-03-19 | Kamizaki Kokyu Koki Seisakusho Kk | 移動作業車の変速装置 |
| JPS62104215A (ja) * | 1985-10-30 | 1987-05-14 | Iwatsu Electric Co Ltd | トリガ回路 |
-
1988
- 1988-12-02 JP JP30580888A patent/JPH02151775A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143079A (en) * | 1976-05-20 | 1977-11-29 | Tektronix Inc | Automatic trigger level control circuit |
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| JP2012137433A (ja) * | 2010-12-27 | 2012-07-19 | Hioki Ee Corp | 電気測定器及び電気測定器における測定結果のデジタル表示方法 |
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